广东
5月25日，华为何庭波在国际电路系统研讨会ISCAS 2026上，发表题为“半导体新路径探索与实践”的演讲，发表了“韬 (τ) 定律”。
韬 (τ) 定律的官方说法是以“时间 (τ) 缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则 ——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。
我们中译中一下：是把芯片立体堆叠，让晶体管密度翻倍——原来的平面晶体管，它和周边的功率/信号连接，是边长n的平方。如果能用上立体的空间连接，就是n的立方了。
在初代堆叠中，宣称能让晶体管密度提升53.5%，达到238MTr/mm²。
这可以当做119x2，对应中芯N+3节点工艺，后者接近台积电6nm工艺的水平，即麒麟9030 Pro在用的那个（113.4MTr/mm²）。
它也用了类似三星的Heat Path Block ↓，在芯片上封装导热金属块，用于向VC直接导热。
这是什么概念呢？
之前TechInsights推算，台积电N3B工艺是283 MTr/mm²，N3E是273 MTr/mm² 。
其他的保守估计，N3B是255 MTr/mm²，N3E是220 MTr/mm²。
台积电/英特尔2014后的10年的晶体管密度↓
而我们最感兴趣的PPT是下面这张↓。
预计今年9、10月发布的麒麟2026芯片（未公布正式名称，应该会由Mate90系列首发），P核频率将达到3.1GHz（比麒麟9030 Pro提升12.7%），能效提升41%。
其预计2031年达到400+MTr/mm²的晶体管密度+5.0GHz主频。
这个方案，可以让大规模的芯片跑在更低的频率来降低功耗。但单核性能和功耗，依然会受限于基础的单层晶体管工艺。
最完美的方案，当然是台积电+麒麟多层堆叠。但看现在的时世，估计一段时间内都没机会看到这种珠联璧合了。
特别声明：以上内容(如有图片或视频亦包括在内)为自媒体平台“网易号”用户上传并发布，本平台仅提供信息存储服务。
Notice: The content above (including the pictures and videos if any) is uploaded and posted by a user of NetEase Hao, which is a social media platform and only provides information storage services.
