华为韬定律重新定义芯片规则，从”韬”字说开去

翻开《说文解字》，韬的条目很简洁——"韬，剑衣也。"

但对于华为而言，它的语义或许是：藏锋亦可定规则。

过去六十年，半导体行业的"规则"长什么样？摩尔定律说了算。每两年晶体管翻倍，全行业跟着砸钱建厂、研发新工艺、更新设备。规则制定者是谁？Intel，台积电，ASML，那些拥有最先进制程的司。他们定纳米数，其他人跟着跑。

华为做了一件从来没人做的事：打破了这一存在了60年的定律，提出了一条属于中国工程师的”定律”——韬定律。

01 / 韬定律和摩尔定律有什么区别?

02 / 韬定律能不能立得住？

一次维度的翻转：从纳米到纳秒

从摩尔定律到韬定律本质上是一次从纳米到纳秒的维度翻转。

如何理解？

我们先来看摩尔定律是什么？一句话概括就是：每18到24个月，芯片上的晶体管数量翻一倍。本质上，摩尔定律走的是几何路线：就像盖房子，在有限的面积内，让房子越来越小，越来越密集。130nm、90nm、65nm、28nm、14nm、7nm、5nm、3nm……数字越压越低，晶体管越挤越密，性能水涨船高。

这条"定律"从1965年戈登·摩尔提出来之后，驱动了半导体行业整整六十年的狂飙。

走到7nm以后，这条路开始出问题了。

物理极限先拦了一刀。原子直径大约0.1到0.5纳米，晶体管压到3nm、2nm，已经是在原子层面雕刻，量子隧穿效应让漏电流根本控制不住。再往下走不是工艺问题，是物理定律在说”不"。

成本天花板更狠。一颗2nm节点的先进芯片设计成本已经超过10亿美元。更要命的是，从某个节点开始，单位晶体管的成本不降反升——花了更多钱，买了更贵的芯片，每个晶体管分摊下来反而更贵了。经济学上叫”成本倒挂"，工程上叫"这事不划算"。

除此之外，对于华为和中国半导体企业来说还有一层困境：你连这台机器都买不到。

EUV光刻机被卡脖子，从2019年就没松过。

既然不行能不能换个方向？

何庭波在那篇万字论文里提出了一个问题转向：

"问题已从'晶体管还能缩小多少'，转变为'究竟应该缩小什么，又应该针对什么目标'。"

答案是：别缩空间了，缩时间。

这就是韬定律的内核——以"时间缩微"（τ缩微）替代"几何缩微"，作为半导体与电子系统演进的新指导方向。

τ（tau），物理学里时间常数的标准符号。华为拿这个希腊字母和中文"韬"做映射，不是随便玩谐音梗。意思是：衡量芯片进步的标尺，不该是纳米数，而应该是纳秒数。

晶体管缩小的目的到底是什么？不是为了更小，是为了更快。更小的晶体管切换更快，更密的互连让信号跑的路径更短，更高的集成度让数据少穿越几道边界。所有空间上的压缩，最终服务于一个目标：压缩信号从A到B的时间。

既然如此，为什么不直接拿时间当优化目标？

这就是韬定律的逻辑起点。它把芯片性能的评判维度从”面积密度"翻转到"时延效率"——你不需要造出3nm的晶体管，只需要让信号在你现有的工艺上跑得足够快、足够远、足够稳。

一次技术的颠覆：逻辑折叠灵衢总线

概念说到这里，技术怎么落地？

华为给出了两大核心技术：逻辑折叠（LogicFolding）、灵衢总线（Unified Bus）。

逻辑折叠（LogicFolding）：在二维平面上竖起高楼

原理不复杂，就是从平面电路到3D堆叠。传统芯片设计在一个二维平面上铺电路——门电路像城市街区一样平铺，线越长，寄生电阻电容越大，信号跑得越慢。逻辑折叠做的事是：把关键路径上的门电路搬到第二层甚至第三层，用超细间距混合键合技术把多层电路连起来。

想象一下，一栋楼原来只有一层，所有房间都在平面上，从A房间到B房间可能要走一百米。现在盖成了三层，A在底层，B在二层，中间开个楼梯——距离缩短到十米，时间压缩了九成。

这不是比喻。华为在麒麟2026上的实测结果是：

晶体管密度从155 MTr/mm²跳到238 MTr/mm²，单步提升55%。相当于过去三年靠几何缩微才走完的路，一步跨过去了。

SoC性能核心能效提升41%。

数据路径占用面积降低55%。

时钟缓冲器数量减少超过50%。

而且这些提升没有依赖任何更先进的制程设备。

灵衢总线（Unified Bus）：把一万张卡变成一台机器

如果说逻辑折叠是芯片层面的”韬"，那么“灵衢（Unified Bus）”则是系统层面的”韬略"。

AI训练的场景是：成千上万张GPU/NPU挂在同一个数据中心里，彼此之间需要疯狂通信。传统做法是，每两张卡之间用PCIe连，NVLink连，以太网连——协议套协议，翻译套翻译。数据从A卡到B卡，可能要经过三四个协议栈的"翻译"，延迟从纳秒级飙升到微秒甚至毫秒级。

华为灵衢做了什么？把所有协议砍成一个。

所有处理单元——CPU、GPU、NPU、SSD——全部挂在同一条统一总线上，说同一种"语言"。数据从A到B，不需要打包成TCP/IP数据包，不需要经过交换机解包再封装，直接以内存语义（Load/Store）进行跨芯片、跨机柜的读写。

端到端延迟从数十微秒压缩到约100纳秒。τ缩减了约500倍。

打个比方：原来从北京到上海，你要先坐公交到火车站，再上高铁，到上海后换乘地铁到目的地。每换一次"协议"，就多一道手续、多一段等待。灵衢修了一条直达通道，行李直挂，一站到底。

华为给这套系统定了一个目标：系统即芯片（System-as-One-Chip）。

不是让系统"像"一个芯片，是让一万张卡在逻辑上真的变成一个芯片。这不是改良，是架构级别的重新想象。

381颗芯片：从纸面到量产的底气

韬定律能不能立得住，关键看一样东西：量产数据。

科技圈最不缺论文和PPT。

何庭波披露的数字是：过去六年，华为基于这套技术路线，已经设计并量产了381颗芯片。覆盖通信基站、手机终端、AI算力、汽车电子等场景。

381颗不是一个象征性数字。它说明华为不是先写论文再找验证场景，而是在实战中总结出了定律。从381次工程实践中提炼出的规律，不是从实验室推演出的假说。

这个顺序很重要。

摩尔定律当年也是经验总结——戈登·摩尔观察到每两年晶体管数量翻倍，然后行业沿着这个观察走了六十年。韬定律如果成立，走的是同一条路：先有大量工程实践，再提炼出指导原则，再反向指导未来设计。

华为给韬定律定了三个里程碑：

26年Q3麒麟芯片率先落地逻辑折叠技术；

2026年全年昇腾910B/950PR AI芯片全面采用韬定律；

2031年基于韬定律到达1.4nm等效性能。

也许不需要等到2031年去验证。

226年秋天，Mate 80系列发布会，是第一道考题。搭载逻辑折叠技术的麒麟芯片第一次跑分，和同期高通骁龙、联发科天玑放在一起比。多核跑分能接近，τ缩微就立住了；能效比能打平，散热问题就扛住了；AI子项不拉胯，灵衢总线的系统级优化就实了。

三样都站得住，韬定律就从”一家公司的技术路线”变成”全行业得认真对待的新规则，冲击的不是某个环节，而是整条产业链的价值分配逻辑。

对于中国将会是，成熟制程产能的盘活、供应链自主的提升以及半导体话语权的逆转。对于摩尔定律下走到天花板的海外产业链届时也将面临着路径选择的问题。

中文“韬”字的新叙事

《六韬》开篇第一句：

"文王问太公曰：天下熙熙，一盈一虚，一治一乱。其可常乎？"

天下没有永远不变的规则。能做的，是在旧规则崩塌和新规则建立的缝隙里，找到自己的路。

华为选了一个"韬"字做路标。

至于这条路走不走得通——秋天见。

文数据来源为何庭波在ISCAS 2026发表的演讲《半导体新路径探索与实践》及中国科学院科技论文预发布平台署名论文《多层电子系统的时间缩微理论》，行业分析参考公开报道。