群創光電官網秀出CoPoS-R/L

圖1：群創光電 Chip-Last / CoPoS 技術應用全景圖（來源：群創光電官網 FOPLP 技術頁面）

台積電積極推動下一代面板級封裝平台 CoPoS（Chip-on-Panel-on-Substrate），而台灣面板大廠群創光電（InnoLux）則憑藉大尺寸玻璃基板製程優勢，成為關鍵供應鏈成員。2026年6月24日，群創光電官方更新 Chip-Last / CoPoS 技術應用图解，從 SiP（系統級封裝）、Chiplets 異構整合，到 Networking/Server/HPC 高階應用，完整呈現從傳統有機基板 Flip-Chip 到 Fan-out INX RDL 基板，再到嵌入式核心 10M10P 多層 RDL 的技術演進路徑。

这个文章將詳細拆解圖中各技術模組的結構特點、材料選擇、製程優勢，並結合玻璃基板（GCT/TGV）、異構整合、翹曲控制等產業熱點，探討 CoPoS 對 AI 基礎設施的戰略意義。群創的布局不僅代表面板廠成功跨界半導體，更預示著玻璃基板在下一代先進封裝中將扮演核心角色，為從業者提供清晰的技術地圖與趨勢判斷。

圖片整體架構與核心邏輯

圖1 採用「上三框 + 下三圖」的經典技術對比布局。上方三個彩色圓角框分別對應三大應用場景：SiP（單/雙面）、Chiplets 整合、Networking/Server/HPC；下方則以三個剖面圖展示支撐這些應用的基板技術演進，並統一標註「Chip-Last / CoPoS 技術應用」。這種設計清晰傳達了群創的技術定位：以 Chip-Last 工藝為核心，結合面板級扇出封裝（FOPLP），提供從消費級 SiP 到高階 AI/HPC 的完整解決方案。

核心邏輯在於「應用驅動技術演進」：SiP 強調多功能整合與小型化；Chiplets 強調大晶片拆分後的高密度互連；HPC 則要求極致 I/O 密度、電源完整性（PDN）、熱管理與訊號完整性（SI）。下方基板演進圖則回答了「如何實現」——透過更細 L/S、更薄基板、嵌入式核心與高層數 RDL，逐步突破傳統有機基板的物理限制。

SiP（系統級封裝）：單/雙面整合的基礎應用

1 結構特點

左上框展示 SiP（Single/Double Side）結構：多顆不同功能晶片（CPU、記憶體、電源管理、RF 等）以單面或雙面方式封裝在同一基板上。圖中可見多層 RDL 實現晶片間水平互連，垂直方向透過 TSV 或 micro-bump 實現 3D 堆疊。雙面設計進一步提升空間利用率，適合手機、穿戴、汽車電子等對體積敏感的應用。

2 技術優勢

• 異質整合：不同製程節點、不同材料（Si、GaN、SiC）的晶片可共存於同一封裝，避開單晶片 SoC 的良率與成本瓶頸。

• 縮短互連距離：RDL 直接扇出，取代傳統 PCB 長走線，降低延遲與功耗。

• 雙面優勢：上下面皆可貼裝，被動元件或晶片，適合高密度電源模組或 RF 前端。

• Chip-Last 工藝優勢：先完成 RDL 基板，再貼已知好晶片（KGD），大幅提升整體良率，特別適合高價值晶片。

3 產業應用

群創的 SiP 方案已應用於 RF 衛星天線、車用電子、電源器件等領域。隨著 5G/6G 與汽車電子化，SiP 需求持續成長，而群創的大尺寸面板級產能可有效降低單位成本。

Chiplets Integration：異構整合的關鍵路徑

1 為何需要 Chiplets？

隨著 AI 模型參數爆炸式增長，單一 SoC 晶片面積已逼近或超過光罩極限（reticle limit），良率急劇下降。Chiplets 技術將大晶片拆解為多個小晶片（chiplet），再透過高密度互連（RDL 或 silicon bridge）重新整合，兼顧良率、成本與性能。圖中 Chiplets Integration 框清楚展示多顆 chiplet 並排於基板上，透過底部 RDL 實現高速互聯。

2 CoPoS-R 與 CoPoS-L 的技術含義

圖中特別標註「CoPoS-R • CoPoS-L」，這是群創針對 Chiplets 與 HPC 應用優化的兩種 CoPoS 變體。根據產業脈絡，CoPoS-R 與 CoPoS-L 很可能代表不同製程側重或配置：R 可能側重 Right-hand side 高密度 I/O 路由或特定 RDL 堆疊方向，L 則對應 Left-hand side 或對稱/互補設計；也可能是群創內部產品線命名（Right / Left 配置）。無論如何，其核心都是在面板級基板上實現高密度 chiplet 互連，支援多 chiplet 之間的超高速、低延遲通訊（如 UCIe 協議）。

3 技術細節與挑戰

• 高密度 RDL：需支援極細線寬/線距（目前群創可達 2~10μm 等級），同時維持低阻抗與良好訊號完整性。

• 對準精度：多 chiplet 貼合需 sub-micron 等級對準，面板級大尺寸下翹曲控制極為關鍵。

• 熱管理：多 chiplet 同時高功耗運作，需嵌入式散熱結構或高導熱基板。

• 電源完整性（PDN）：大電流傳輸需低阻抗電源網路，群創的嵌入式核心與多層 RDL 正好提供此能力。

Networking, Server, HPC：高階運算的終極應用

右上框針對 Networking、Server、HPC 等高階場景，展示更複雜的系統級模組。圖中可見多顆大尺寸 chiplet 或 SoC 並排，底部為 Embedded substrate + 10M10P RDLs，支援極高 I/O 密度與複雜互連拓撲。這類應用對頻寬、延遲、功耗與可靠性要求極高，是 CoPoS 技術最能發揮價值的領域。

1 10M10P RDLs 的技術意義

「10M10P RDLs」是圖中最具技術含金量的標註。在先進封裝領域，通常 M 代表金屬層（Metal Layer），P 代表鈍化層或光阻層（Passivation/Photo Layer）。10M10P 意味著多達 10 層金屬 + 10 層鈍化/光阻的超高密度堆疊 RDL 結構。這遠超傳統有機基板的 4~6 層 build-up，能提供極細的線寬/線距、多層電源/接地平面，以及複雜的信號路由能力，完美支援 HBM（高頻寬記憶體）堆疊、GPU/CPU chiplet 之間的 TB/s 等級互聯。

2 Embedded substrate 的優勢

嵌入式核心（Embedded core）技術將被動元件、電源晶片甚至小型 chiplet 埋入基板核心層，再於上下表面建構高密度 RDL。優點包括：縮短電源傳輸路徑（降低 PDN 阻抗）、減少表面貼裝空間、提升機械強度與熱傳導路徑。結合玻璃核心材料時，更能發揮低翹曲、高平整度的特性。

基板技術演進詳解：從有機到嵌入式多層 RDL

圖下方三個剖面圖是整張圖的技術核心，清晰展示 Chip-Last / CoPoS 所依賴的基板演進路徑。

1 傳統 Flip-chip 有機基板（左）

晶片透過凸塊直接鍵合在有機層壓基板（Laminate Substrate）上。有機材料成本低、製程成熟，但存在 CTE（熱膨脹係數）失配、翹曲嚴重、線寬/線距受限（通常 >10/10μm）、層數有限等缺點。隨著晶片尺寸與 I/O 增加，這些問題成為瓶頸，尤其在 AI 大晶片上已難以滿足需求。

2 Fan-out + INX RDL 基板（中）

這是關鍵過渡階段。Fan-out 技術將晶片 I/O 透過 RDL 扇出到更大面積，INX RDL 基板則提供更細的 L/S（線寬/線距）與更薄的基板厚度。圖中特別標註「*Finer L/S and thinner substrate」，正是群創 INX RDL 基板的核心賣點。這種結構已能支援中高階 chiplet 整合，電氣性能顯著優於傳統有機基板，且厚度降低有助於整體封裝小型化。

3 嵌入式核心 + 10M10P RDLs（右）

最高階形態。嵌入式核心提供機械支撐與內埋元件，上下表面建構高達 10M10P 的超高密度 RDL 堆疊。這不僅實現極細線寬、多層電源/接地平面，還能透過 TGV（若採用玻璃核心）或 micro-via 實現垂直互連。這種結構正是 CoPoS 支援大尺寸 AI/HPC 晶片異構整合的關鍵基礎。

4 技術對比總結

項目

傳統有機 Flip-Chip

Fan-out + INX RDL

Embedded + 10M10P RDL

線寬/線距

較粗（>10/10μm）

更細（2~10μm）

極細 + 多層（10M10P）

基板厚度

較厚

更薄

超薄 + 嵌入式

I/O 密度

中低

極高（支援 HBM）

翹曲控制

較差（CTE 失配）

改善

優異（玻璃核心優勢）

適合應用

中低階消費電子

中高階 Chiplets

AI/HPC、Networking

CoPoS 技術優勢與玻璃基板關聯

CoPoS 作為台積電定義的下一代面板級先進封裝平台，其核心優勢在於「以方代圓」——利用大尺寸方形面板（群創 G3.5 玻璃基板尺寸 620×750mm）取代圓形晶圓，面積利用率從約 70-80% 提升至 95% 以上，單次製程可容納更多晶片，產能與成本優勢顯著。結合 Chip-Last 工藝與高密度 RDL/嵌入式基板，CoPoS 能有效解決大尺寸 AI 晶片的翹曲、熱管理與電源傳輸問題。

玻璃基板在此扮演關鍵角色。相較傳統有機基板或矽中介層，玻璃具有：

• 極佳平整度與低翹曲：適合大尺寸面板與高層數 RDL 堆疊。

• 可調控 CTE：與晶片匹配，減少熱應力。

• 低介電損耗：適合高頻/高速訊號傳輸。

• TGV（Through-Glass Via）垂直互連：高深寬比、低阻抗，群創正積極開發並預計 2028-2030 年量產。

群創已與台積電、Ibiden 展開 CoPoS 玻璃基板驗證合作，其 RDL + TGV 路線與 CoPoS 高度重疊，成為玻璃基板生態系的重要推手。

挑戰與未來展望

儘管前景光明，CoPoS 與玻璃基板仍面臨諸多挑戰：大尺寸面板翹曲控制、TGV 製程良率與成本、高密度 RDL 的電鍍與光刻精度、異構整合的測試與良率、供應鏈成熟度等。群創正透過與設備廠（如東捷科技雷射設備、友威科電漿蝕刻）合作，加速技術驗證。未來 2-3 年內，隨著台積電 CoPoS 平台逐步導入，玻璃基板將從概念走向規模化應用，與有機 ABF 基板形成互補甚至部分取代的格局。

對從業者而言，這意味著技術路線選擇需更謹慎：中低階應用仍可沿用成熟有機基板；中高階 Chiplets 可優先考慮 INX RDL 基板；頂級 AI/HPC 則應關注玻璃核心 + TGV + 高層數 RDL 的 CoPoS 解決方案。群創的圖解正是最佳的技術地圖。