SK海力士公布下一代封装路线：HBM堆叠向20层以上迈进

过去几年，随着 AI 模型规模和计算量增长，芯片厂商不断提高数据传输速度、增加存储容量，并把更多 DRAM 裸片垂直堆叠起来。

然而，当 HBM 走向 16 层乃至更高层数后，每一层芯片都要继续减薄，热量却更难散出。如何连接、堆叠和冷却这些芯片，或将决定 HBM 还能走多远。

当地时间 8 月 23 日，SK 海力士美国公司封装工程副总裁 Jaesik Lee 出席在美国斯坦福大学举行的 Hot Chips 2026，并发表题为“面向高带宽内存的先进封装”的演讲。同场演讲者还包括美光和三星电子，后者介绍了采用先进逻辑工艺的 HBM 基底芯片。

Lee 目前负责 SK 海力士未来 HBM 及 2.5D、3D 封装技术的开发与路线探索。加入 SK 海力士前，他曾在 Meta、谷歌、英伟达和高通从事高性能计算及先进封装工作。

在演讲中，Lee 判断，AI 半导体时代的 HBM 竞争，正在从单颗内存的速度、容量和功耗，扩展到封装与系统协同。HBM 厂商不仅要优化存储芯片，还要考虑客户采用何种 GPU、晶圆代工工艺和先进封装平台，以及这些环节将怎样改变 HBM 承受的热量与机械应力。

围绕更高层堆叠，Lee 还公布了 SK 海力士的技术布局。公司将改进 MR－MUF 工艺，研究面向 20 层以上结构的混合键合，以 iHBM 处理局部热点，并长期探索 HBM 与 AI 加速器的 3D 集成。

HBM 不再独行

Lee 在演讲中首先回顾了 HBM 的基本结构。与普通内存相比，HBM 更像一座由多颗 DRAM 裸片搭成的“立体仓库”。每颗裸片经过减薄后，通过硅通孔 TSV 上下贯通，底部则放置负责接口和控制的基底裸片。

相比传统内存，这种结构不再依靠少量高速接口搬运数据，而是同时打开更多传输通道。即使每条通道的速度没有大幅提高，整体带宽也能显著增加。同时，HBM 与 GPU 之间的物理距离更短，搬运相同数据所消耗的电力更少，这使其成为 AI 加速器缓解“内存墙”的重要方案。

图｜Jaesik Lee 演讲现场照片（来源：MEAIL BUSINESS）

Lee 指出，HBM 的制造难度不会随层数简单线性增加。堆叠越高，制造中的微小偏差越容易在多层结构中累积，进而影响连接质量和良率，封装也由组装环节变成决定产品能否稳定工作的关键。

与此同时，更高带宽意味着更多数据在单位时间内进出 HBM，接口和基底裸片的功耗随之增加。

而这种功耗产生的热量需要穿过多层裸片和连接材料才能传到封装外部，越靠近堆栈内部，散热路径越长。Lee 在演讲中指出，HBM 带宽约每两代接近翻倍，可能给既有工艺和封装带来约 2.2 倍的热负担。

当层数和带宽继续增长后，封装便不再只是把已经完成的芯片组装起来。裸片厚度、硅通孔间距、连接材料和填充方式都会影响信号传输、散热效率和结构稳定性，任何一项没有同步改进，都可能成为整颗 HBM 的限制因素。

此外，Lee 特别强调了 HBM 装配顺序的变化。过去，内存通常在系统组装后期接入，但 AI 芯片使用的 HBM 要较早安装在中介层上，随后继续经历 GPU 集成、封装和测试等环节，因此必须承受后续工艺产生的高温与机械应力。

图｜Lee 在演讲中对比传统内存与 AI 先进封装的装配方式（来源：SK 海力士 Hot Chips 2026 演讲资料）

Lee 表示，未来需要同时关注客户的封装技术会给 HBM 带来什么影响。随着封装从传统平面结构走向 2.5D，并进一步向 3D 集成演进，这项工作将不再局限于 HBM 厂商内部，而需要与 GPU 设计商、客户和晶圆代工厂共同完成。

这种变化也在重新定义 HBM 的产品边界。过去，内存厂商主要向客户提供符合统一接口规范的标准产品，竞争集中在容量、速度、功耗和价格。如今，HBM 与 GPU 的连接越来越紧密，客户采用何种加速器架构和封装平台，会反过来影响内存的设计。

因此，下一代 HBM 的竞争不再局限于单颗芯片的带宽，还将延伸至电源、散热和互连设计的协同，内存厂商也会更早参与 AI 计算系统设计。

为 20 层以上铺路

在解释行业竞争为何转向封装后，Lee 随后公布了 SK 海力士面向更高层 HBM 的技术布局。按照他展示的路线，公司短期内仍将以改进版 MR－MUF 支撑 16 层堆叠，同时为 20 层以上结构研究混合键合，并通过 iHBM 处理高速传输产生的局部热点。

谈及现有工艺，Lee 对比了 TC－NCF 与 MR－MUF 两类主流方案。一类是热压键合加非导电薄膜，也就是 TC－NCF，通过加热和压力逐颗连接裸片。另一类是 SK 海力士主推的 MR－MUF，先通过批量回流焊连接微凸点，再用模塑材料填充裸片之间的空隙。

图｜Lee 在演讲中对比 TC－NCF 与 MR－MUF 两种 HBM 封装工艺（来源：SK 海力士 Hot Chips 2026 演讲资料）

两种工艺各有取舍。TC－NCF 对裸片翘曲具有较好的控制能力，但逐颗键合会限制生产效率，所用材料的热阻也相对较高。MR－MUF 可以批量完成连接，生产效率和导热表现更有优势，但层数上升后，需要处理更严重的翘曲，以及越来越狭窄的裸片间隙。

为支持更高层数，SK 海力士已经在 MR－MUF 基础上增加翘曲控制、微细间距连接和窄间隙填充等技术。根据本次演讲披露的数据，改进后的方案将封装高度控制在约 775 微米，同时把单层裸片厚度缩小至原有方案的 0.9 倍，将裸片间隙降至 0.5 倍，连接间距也缩小至 0.9 倍。

不过，现有方案的压缩空间有限。层数继续增加时，DRAM 裸片必须进一步减薄，微凸点和填充材料也会占用高度、阻碍散热，因此 20 层以上结构需要新的连接方式。

面向 20 层以上堆叠，Lee 将混合键合列为下一阶段的重要研究方向。传统工艺需要利用微凸点连接上下两颗裸片，混合键合则让裸片表面的金属焊盘和绝缘层直接结合，由此省去微凸点占据的空间，同时缩短电气和热传导路径。

这意味着，在整颗 HBM 高度基本不变的情况下，芯片厂商不必把每层 DRAM 做得过薄。根据 Lee 展示的对比数据，混合键合可使核心裸片增厚最多 24％，并将键合间距缩小至 18 微米以下。即使堆叠层数继续增加，热阻仍有望比现有方案降低约 35％。

更厚的裸片有助于增强结构稳定性，降低制造和装配中的翘曲风险。同时，更密集的直接连接则能为带宽扩展留出空间，并缩短堆栈内部的散热路径。

不过，Lee 并未宣布采用混合键合的 20 层 HBM 产品或量产时间表。他表示，实现 20 层堆叠仍有许多问题需要解决，目前也不能确定混合键合是否会率先用于第 7 代产品 HBM4E。现阶段，这项技术更准确的定位是 SK 海力士面向 20 层以上 HBM 储备的下一代封装方案。

Lee 同时介绍了用于处理局部热点的 iHBM，但这项方案并非在 Hot Chips 2026 上首次公布。该方案在热点附近嵌入具有高导热性和电绝缘性的集成冷却元件，为热量增加一条专门的传导路径。它不需要冷却整个堆栈，而是优先把局部高温区域的热量导出。

图｜SK 海力士发布的“iHBM 解决方案”概念图（来源：SK 海力士官网）

SK 海力士此前在 5 月公布 iHBM 时表示，该方案可将热阻降低约 30％，并能与现有系统级封装设计兼容。公司计划将其应用于包括 HBM5 在内的下一代产品，使其与高层堆叠方案共同构成覆盖结构连接和局部散热的整体封装路线。

在演讲最后，Lee 将封装路线进一步延伸至 3D 集成，未来可能让 HBM 与 AI 加速器更加靠近。这将带来更高的连接密度，同时也会让散热、供电和结构可靠性更加复杂。

当 HBM 进入 16 层之后，继续提高性能已经无法只依靠 DRAM 工艺升级。堆叠、互连、散热和系统协同能力，也将成为下一阶段 HBM 竞争的重要变量。

参考资料：

1.https://hotchips.org/program/tutorials/

2.https://v.daum.net/v/20260824170241135

3.https://news.skhynix.com/en/ihbm-solution/

4.https://www.mk.co.kr/en/it/12134347

5.https://www.servethehome.com/sk-hynix-hbm-packaging-at-hot-chips-2026/（演讲PPT图集）

运营/排版：何晨龙

注：封面/首图由 AI 辅助生成