广东
9月7日，华为于广州发布Mate XT 2三折叠手机，搭载最新的麒麟9050 Pro芯片，这是首款采用逻辑折叠技术的高性能芯片。
据公开信息，麒麟9050 Pro在单芯片内将逻辑单元分层排布，如同从平层升级为复式，内部增设垂直互联通道，好似加装“电梯”，信号传输路径更短、时延更低、性能更好。
这也是继华为Mate40全球发布会之后，华为时隔六年在旗舰发布会上推出全新麒麟芯片。发布会现场，华为常务董事、终端BG董事长余承东称麒麟9050 Pro为“史上最强”麒麟芯片。行业解读认为，随着这款芯片正式装机上市，华为韬（τ）定律从学术理论走向消费终端实现商用落地。
就在新品发布三天前（9月4日），华为半导体业务负责人何庭波于中科院科技预发布平台ChinaXiv，更新韬（τ）定律最新预印本论文《Huawei's τ Chip Was Supposed to Melt?》。这是近四个月内该系列第三篇公开预印本成果。
回溯发布时间线，5月25日，何庭波正式发布韬定律V1版本，提出以“时间缩微”替代传统“几何缩微”，作为后摩尔时代半导体演进的新理论，给出逻辑折叠等技术框架；7月3日提交，7月4日对外公开论文V2版本，补充大量工程实测数据、芯片参数以及产品演进路线，完善整套理论体系；9月4日发布的最新预印本，聚焦外界高度关注的3D堆叠高密度芯片发热质疑，从芯片内部功耗机理给出量产实测数据支撑。
论文提出，芯片大部分功耗并非来自晶体管本身的计算动作，而是芯片内部海量的数据信号传输开销，论文用通俗比喻解释：芯片如同日常工作，精力消耗很大一部分来自通勤赶路，而非伏案工作本身。
依托LogicFolding逻辑折叠3D堆叠方案，电路折叠之后，芯片典型核心导线长度缩短20%，关键路径导线缩短70%，高耗能的时钟缓冲器数量减少一半；同时晶体管密度提升带来的硬件资源，可以搭建更多并行计算核心，让单核心运行在更低电压、更低时钟频率区间。麒麟芯片功耗降低的核心来源，是数据传输开销减少，并非削减计算能力。
何庭波在文章中给出的第一组结果来自麒麟2026。据其披露，芯片晶体管密度从此前约每平方毫米1.55亿个提高到2.38亿个。同等性能条件下，NPU功耗下降66%，GPU功耗下降58%，CPU大核功耗下降41%；其中NPU表现最为突出，维持29TOPS算力不变，工作频率下降63%，电压由0.85V降至0.55V，功耗密度下降73%。
针对局部热点，华为给出两套解决思路：一方面通过电路折叠从源头压低功率密度；另一方面在芯片设计阶段做热排布优化，把高发热模块布置到散热条件最优的位置，平衡芯片热分布。
同时何庭波也提示，韬定律属于时间缩放定律，并非能量缩放定律，如果把传输链路节省下的功耗全部用于拉高工作频率，芯片依旧会出现功耗走高的情况，逻辑折叠不是万能解决方案。
论文同时表示，技术落地仍存在不少现实工程瓶颈，混合键合间距控制、晶圆翘曲抑制、键合对准精度、EDA工具适配等问题，预计仍需要3-5年持续攻关。虽然整体总功耗得到改善，但堆叠结构下层芯片的热量传导难题并未完全消除，仍是后续需要持续解决的痛点。
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