只有5%的芯片能一次流片成功，问题出在哪？

芯片设计越来越先进，但“一次做对”反而变得更难了。

近日，西门子 EDA 与 Wilson Research Group 发布《2026 功能验证研究》。在参与调查的 IC/ASIC（集成电路 / 专用集成电路）项目中，只有 5% 实现了第一版芯片流片后便达到预期，无需通过新的版本修正关键问题。而在 2024 年，这一比例还有 14.4%。

也就是说，绝大多数调查项目在真正进入量产之前，都经历了不止一次流片，而且相比往年数据，成功率还有所下降。问题究竟出在哪里？

需要验证的，已经不只是一颗芯片

最直接的一个原因，是现在的芯片结构越来越复杂。晶体管数量更多、设计规模更大、研发周期更紧，验证团队需要在流片前排查的错误自然也越来越多。过去很多年，半导体行业其实一直在应对这样的变化。设计规模不断扩大，仿真、形式验证、硬件仿真等工具也同步升级，验证方法越来越成熟。

但西门子认为，这一次的问题有些不同，今天变化的不只是复杂性的“数量”，还有复杂性的“类型”。

传统芯片验证很大一部分工作集中在硬件本身。工程师需要确认 RTL（寄存器传输级）设计有没有逻辑错误，各个模块能否按照规格运行，接口、时序等是否正常。

如今的高性能芯片却越来越接近一个完整的计算系统。

2026 年的调查显示，97% 的 IC/ASIC 项目至少包含一个嵌入式处理器。尤其是在 CPU、GPU 和 AI 加速器等芯片中，一颗 SoC（片上系统）往往同时包含多个处理器核心、加速器、内存控制器和高速互联，还要运行固件、驱动程序、操作系统乃至真实应用。

这带来了一个重要变化，每一个部分单独正确，不等于整颗芯片一定正确。

一个硬件模块可以通过验证，接口协议可以符合标准，软件也可以正常启动，但当所有部分真正组合到一起，在高负载、低功耗切换、异常恢复等具体场景下运行时，仍然可能出现新的问题。

例如，软件在某一时刻访问硬件寄存器，可能恰好碰上芯片进入另一种电源状态；多个处理器和 AI 加速器同时访问内存时，可能出现此前没有覆盖到的并发行为；安全机制、复位逻辑和固件之间，也可能因为各自对系统状态的假设不同而产生冲突。

这些问题很难被归入一个单独的模块。西门子的调查也反映出这种变化。逻辑和功能错误仍然是 ASIC 重新流片的重要原因，但固件、安全、功能安全、功耗、时钟和时序等问题也开始成为重新设计的来源。研究团队因此提出，今天真正需要回答的问题，可能已经不再只是“功能验证做得够不够好”，而是需要验证的范围，是否扩张得比原来的验证体系更快。

这也是为什么芯片公司越来越早地把软件带进验证阶段。全球主要 EDA 厂商 Synopsys近期在介绍 AI 芯片验证时提到，在芯片制造出来之前，工程团队已经需要运行完整的操作系统、驱动、中间件和实际应用负载，并在数十亿门规模的设计上执行长时间测试。另一家 EDA 巨头 Cadence同样把硬件与软件联合验证、提前启动操作系统和应用，作为大型 SoC（片上系统）流片前的重要工作。

图｜Synopsys 的硬件辅助验证平台。面对数十亿门规模的 AI 芯片，工程团队会借助硬件仿真和原型验证系统，在芯片制造前运行软件和实际工作负载。（来源：Synopsys）

过去更多是在回答“这段硬件设计有没有错”，现在则越来越需要回答“整套系统在真实条件下能不能持续正确运行”。

验证范围扩大，代价自然是时间。西门子调查显示，功能验证平均已经占到 IC/ASIC 项目总开发时间的 49%，几乎吃掉整个研发周期的一半。与此同时，验证使用的工具和环境也已经从传统硬件设计扩展到固件、C/C++、Python、硬件仿真、原型验证、云计算等多个环节。

因此，5% 的首版成功率并不能简单理解成“工程师越来越容易犯错”。更准确地说，是流片前需要证明正确的东西越来越多，而很多风险恰好出现在过去彼此分开的领域之间。

问题还可能出在验证流程本身

针对这份研究，9 月 17 日，一名前英特尔工程师、FlowAccel 创始人 Joel Jorgensen发表了一篇评论文章进行回应和补充。

相比“为什么验证越来越难”，他更关心另一个问题：既然验证已经占到芯片项目接近一半的开发周期，这些时间究竟有多少真正用于发现芯片本身的问题，又有多少其实耗在了等待数据、人工检查、工具切换、团队交接等工作流程中。

Jorgensen 的判断来自他过去在英特尔参与芯片开发的经历。他曾负责英特尔一个新的 NAND 闪存项目。第一批芯片回来之后，产品本身可以正常读写和擦除，但团队原计划 5 周完成的下一阶段工作，最终晚了 3 周。

复盘后，他们发现瓶颈并不在某个难以解决的芯片缺陷，而在整个验证流程。项目在流片前的开发阶段，每个重要节点之间相隔数月，因此完成一轮数据处理和验证花 7 天并不会构成严重问题。但进入流片后的快速迭代阶段，同样的流程需要连续跑 3 次，光验证就消耗了 21 天。过去可以接受的工作节奏，在新的项目阶段变成了瓶颈。

随后团队重新设计流程，减少人工审核，增加自动化，同时重新安排服务器和软件许可证资源，最终把一次验证周期从 7 天压缩到约 3.5 天。此后连续 10 个版本，都能按原定的 5 周周期完成。

Jorgensen 把这类问题称为“workflow defects”，也就是工作流程缺陷。

数据应该周二到，却周四才拿到；上游团队给出的数据版本不对；工具更新以后，工程师还没有建立新的使用流程；一个缺陷记录描述不清，调试人员只能停下来重新确认信息。这些问题本身不是芯片 bug，却一样会消耗工程师和计算资源。

尽管这一观点不能用来解释全部的首版流片失败。但两份材料放在一起，指向了同一个变化——现代芯片开发的复杂性，正在从芯片内部向整个研发系统蔓延。

芯片里包含越来越多处理器、软件和异构计算单元，验证需要跨越的领域随之增加；而验证本身又涉及越来越多团队、工具和数据流。过去只需要把一个个模块分别验证正确，现在还需要确认它们组合起来之后依然正确，同时让整个工程流程能够跟得上这种复杂度。

1.https://blogs.sw.siemens.com/verificationhorizons/2026/09/08/the-2026-functional-verification-study/

2.https://verificationacademy.com/topics/planning-measurement-and-analysis/2026-siemens-eda-and-wilson-research-group-functional-verification-study/

3.https://verificationacademy.com/topics/planning-measurement-and-analysis/wrg-industry-data-and-trends/2026-functional-verification-study-executive-findings-paper/

4.https://semiwiki.com/eda/373604-the-invisible-bottleneck-is-costing-you-time-you-cant-get-back/

注：封面/首图由 AI 辅助生成