英特尔18A-P浅析：性能和散热更猛，18A真正的完全体

在近期结束的2026年VLSI国际研讨会上，英特尔代工Intel Foundry正式披露了全新的Intel 18A-P节点，并宣布进入风险试产（Risk Production）阶段，量产时间表符合此前向客户承诺的路线图，也暗示着位于凤凰城的Fab 52良品率符合预期，英特尔的翻身速度已经马力全开。

鉴于Intel 18A是英特尔首个同时集成RibbonFET与背面供电PowerVia的节点，2025年随Panther Lake首发时，更多承担着内部产品验证和工艺首秀的角色。但Intel Foundry的终极目标是成为与台积电、三星并列的开放代工厂，这要求18A平台不仅能用，还要好用、稳定、可预期，如果便宜大碗自然更好，Intel 18A-P正是在这一背景下诞生。

Intel 18A-P作为18A的性能增强成熟版（Performance-enhanced Maturation Variant），在保持设计规则完全兼容的前提下，通过Power Boost晶体管、更精细的Vt分级、30%的工艺偏斜角收紧等措施，将参数良率和性能一致性提升到外部客户可大规模采纳的水平。风险试产的启动，标志着Intel Foundry向微软、AWS等外部客户交付18A产能时，具备更强竞争力的可选项。

那么Intel 18A-P究竟有什么样的竞争力，它究竟厉害在什么地方？这里我们不妨花点时间做一点简单的了解。

一场与台积电N2的正面交锋

英特尔内部产品路线图对18A-P的需求极为迫切。2026年量产的Clearwater Forest，即至强Xeon 6+已基于基础18A，但2027年推出的Diamond Rapids需要更激进的规格，包括核心数提升50%、支持PCIe Gen 6、实现双倍内存带宽。这些目标在基础18A上难以兼顾功耗与性能，必须依赖18A-P带来的9%同功耗性能提升和18%同性能功耗降低，才能在数据中心市场与AMD、ARM方案竞争。

18A-P也意味着英特尔提前跨入了2nm制程的决战窗口，台积电N2已于2025年底量产，N2P性能增强版预计2026下半年进入风险生产。Intel 18A与台积电N2在晶体管密度和功耗表现上处于同一梯队，但台积电的工艺成熟度信誉和代工生态仍是巨大优势。

因此18A-P需要在时间上对台积电N2P进行回应。它通过热阻降低20%-40%、过孔电阻降低10%-30%、导热系数提升50%等系统性优化，直接回应了GAA晶体管功率密度高、散热难的行业痛点，试图在2027年量产节点上证明，Intel 18A平台不仅追上了2nm竞赛，18A-P在性能和散热效率上还有独特优势。

跟随着RibbonFET和PowerVia是革命性的技术，但也伴随着量产磨合。18A在2025年跟着Panther Lake首发时，业界普遍关注其良率和热管理表现，即GAA结构虽然静电控制优异，但功率密度显著高于FinFET，对芯片散热和互连提出更严苛要求。

18A-P的改进清单几乎完全针对这些量产痛点，Power Boost晶体管在不增加电容的前提下提升驱动电流；背面供电网络的动态压降已较FinFET时代改善10倍，而18A-P进一步通过互连优化降低过孔电阻；热管理方面，导热系数提升50%直接缓解了GAA的热瓶颈。因此18A-P也可以认为是英特尔在真实量产数据反馈后，对18A平台进行的系统性调优。

而对于潜在客户而言，仅追求芯片密度是远远不够的。特别是AI加速器需要在高频下的能效比和大规模芯片的散热能力。基础18A的功耗表现对这类客户可能仍存疑虑，而18A-P 的18%功耗降低和20%-40%热阻改善，恰好击中了AI芯片在数据中心部署时的总拥有成本TCO痛点。

18A的完全体

Intel 18A-P与18A共享相同的核心几何参数，接触栅极间距（Contacted Poly Pitch，CPP）为 50nm，提供两种标准单元高度（Cell Height），包括180nm的高性能HP库和160nm的高密度HD库。这意味着它在物理微缩层面没有进一步收缩，而是通过对晶体管、互连、热管理和设计技术协同优化DTCO的系统性改进，释放18A平台的潜在性能。

这套升级关键优势在于设计规则完全兼容。基于18A设计的芯片可直接移植到18A-P，复用现有IP和设计流程。当然，如果要充分榨取9%性能或18%功耗红利，则需针对新增晶体管选项重新优化关键路径。

接触栅极间距CPP代表着晶体管控制单元之间的空隙，数字越小，晶体管在横向上排得越密，芯片面积就能做得越小。如果进一步拆分晶体管控制单元，则由栅极（Gate）和接触孔（Contact）组成，栅极（Gate）负责控制电流开关，接触孔（Contact）是连接晶体管与上层金属走线便捷通道。

50nm的CPP意味着，在芯片表面水平方向上，每隔50nm就可以放置一个晶体管控制单元，这个距离从去年的Panther Lake的18A工艺至今保持不变，与台积电N2保持在同一水平，是2nm工艺的典型指标。

而现代数字芯片也并不是简单的晶体管2D排列，通过使用标准单元（Standard Cell）不停堆叠，从而获得不同的基础模块，这与前段时间被热议的韬定律类似，也是整个行业的发展趋势之一。这些单元在芯片上排成一行行，每行的高度就是标准单元高度Cell Height，18A-P具备180nm和160nm两种高度，目的是解决内部空间和占地的收益问题。这里英特尔将标准单元高度Cell Height为180nm形容成High Performance（HP），将160nm形容成High Density（HD），从字面意思就能看出前者为了追求性能需要更多内部空间，后者则可以拥有更高密度。

180nm HP和160nm HD可以理解成两种不同的构建规范。这里先说说180nm HP库，它单元高度更高，走线轨道（Track）更多，因此可以做得更宽，驱动电流更大，适合打造频率更高的核心，比如CPU计算模块、GPU Shader等等。当然这也会导致180nm HP相对160nm HD在芯片面积上更大，单位面积晶体管数更少，同时漏电和动态功耗都相对160nm HD更高，功耗不如160nm HD。

鉴于同功耗下性能可以提升9%，这里可以举一个简单的例子。假如原来用18A HP库跑在 3.0GHz，换到18A-P HP库，借助Power Boost和更优散热，可能跑到3.27GHz表现，收益很直观。

追求低功耗表现自然是160nm HD更合适，其走线轨道（Track）更少，晶体管更窄，时钟频率相对较低，适合缓存、外围控制逻辑设计，比如IO模块、低功耗模块。芯片面积可以做到更小，单位面积内晶体管数更多。

评判半导体芯片设计和工艺的评估通常使用PPA来判断，即Performance、Power、Area。Performance性能，通常指芯片能达到的最高工作频率（GHz）或单位时间内的运算能力。Power指功耗，包括动态功耗（运行时耗电）和静态漏电（待机耗电）。Area面积，即芯片的物理尺寸，直接决定单片晶圆能切出多少颗芯片。三个指标构成了芯片设计的不可能三角，改善其中一个，往往需要牺牲另一个。工艺节点的升级目标，就是在三者之间找到更优的平衡点。

18A-P带来的PPA变化非常明显，基于标准ARM核心子模块的fully routed测试数据，18A-P在0.75V典型工作电压下实现了同功耗性能提升9%，同性能功耗降低18%，热阻降低20%到40%，过孔电阻降低10%到30%，导热系数提升50%。

值得注意，这些数字并非仅来自晶体管本征性能提升，而是材料、器件、互连与散热协同优化的结果。包括改善热量从晶体管向封装传导的效率，让热阻降低20%-40%；直接缓解 GAA 结构带来的热瓶颈，让导热系数提升50%；优化芯片各金属层之间的垂直连接，减少信号传输损耗与 IR 压降，让过孔电阻降低10%-30%；增强逻辑器件在高压应力下的长期稳定性，实现NBTI改进；优化逻辑与SRAM的最小工作电压匹配，提升低电压运行稳定性。

Power Boost与更精细的Vt分级

18A-P引入了名为Power Boost的全新双接触、低电阻晶体管方案。其核心是在不增加晶体管电容的前提下提升驱动电流（Drive Current），从而让芯片在相同功耗预算下达到更高运行频率。这相当于在不改变"油箱容量"的情况下提升了引擎出力。

新增的晶体管涵盖低功耗器件和高性能器件，以及第五组逻辑阈值电压（Vt）选项。

低功耗器件包括在180CH（180nm Cell Height）和160CH（160nm Cell Height）库中新增W1、W1.5单元，针对低漏电场景优化。W指Width，即标准单元内部晶体管的沟道宽度，其中基准宽度为1，宽度越大能推动的电流越大，跑得越快，但关闭时的漏电电流也越大。在默认状态下，EDA工具回自动识别路径需求，把高耗电但处在时序松弛路径上的大晶体管替换成W1或者W1.5的小晶体管，从而在不影响芯片整体性能的情况下，降低总漏电。

特别是在180CH下引入W1和W1.5单元选项，意味着在高性能单元中，也可以在非关键路径上局部插入 W1 低漏电单元，实现省电效果。

高性能器件部分则引入W3P单元，即3倍的Width沟道基准宽度，并通过Power Boost技术在HP和HD库中同时实现频率提升，虽然漏电水平相对W1和W1.5更高，但是性能更猛。

阈值电压（Vt）是控制晶体管待机漏电的必要手段，阈值电压（Vt）越低，开关速度越快，适合CPU计算模块中的关键路径，但漏电也越大，不节能。相反，阈值电压（Vt）越高，开关速度越慢，漏电越少，更节能，适合常开且低频的模块。

18A原有4个阈值电压（Vt）等级，对应Ultra Low Vt、Low Vt、Standard Vt和High Vt，每个等级都包含NMOS和PMOS两种晶体管，这是因为单独用NMOS或PMOS做逻辑门，缺点都会非常致命。纯NMOS逻辑门输出高电平时靠耗尽型负载或电阻上拉，静态有直流通路导致功耗变大，反之，纯PMOS逻辑门就是纯粹的慢。

顺带一提，18A-P通过应变工程（Strain Engineering）提升了PMOS载流子迁移率，使电流更高效地通过晶体管，进一步优化了RibbonFET GAA的驱动能力。

第五组逻辑阈值电压（Vt）安排在最快最费电的Ultra Low Vt与较快较费电的Low Vt之间，相当于在高速档之前加了一个中高速档，在跑车和家用车之间加了一个运动轿跑，让设计人员在速度与功耗之间拥有更精细的权衡粒度。

第五组逻辑阈值电压（Vt）也进一步提升了参数良率（Parametric Yield）。芯片良率可以分成功能良率和参数良率。功能良率是指芯片能不能亮机、跑程序，参数良率是指芯片能不能达到目标性能、功耗、漏电的规格要求。第五组逻辑阈值电压（Vt）配合EDA工具可以更精准的调整速度与功耗的权衡颗粒度，对于差一点赶不上时序的路径，不需要大力出奇迹用最高档的Ultra Low Vt，用这一档Vt即可。而对于漏电压线超标的路径，也不需要降低到Low Vt牺牲速度，这让更多芯片可以更好的把握效能表现，确保参数良率进一步提升。

另外，18A-P将偏斜角（Skew Angle）收紧了30%，显著降低了工艺变异性（Process Variability）。在芯片制造的光刻环节，需要将掩模版（Mask）上的电路图案精确投影到硅片上，相当于用幻灯机把胶片图案投到墙上。这里的偏斜角代表掩模版图案与晶圆实际位置之间的旋转偏差角度，在理想情况下，图案应该完全平行对齐，即偏斜角为0。

但在真实的世界中，由于机械误差、热胀冷缩、晶圆放置精度等问题，总会存在微小的旋转偏差，18A-P将偏斜角收紧30%，意味着英特尔把允许的旋转偏差范围缩小了30%，相当于从允许偏差±X度变成只允许偏差±0.7X度。

晶体管对几何尺寸是极其敏感的，尤其是RibbonFET GAA纳米片结构，更大的偏斜角会导致晶体管沟道长度不一致，旋转偏差使某些区域的晶体管被拉长或被压短；接触孔位置偏移，连接晶体管与金属层的接触孔对不准，电阻忽大忽小；相邻晶体管间距变化，影响电容和信号串扰。

18A-P将偏斜角收紧30%意味着晶圆中心与边缘的图案一致性更好，晶体管几何参数在全晶圆范围内更均匀，生产出更多具备典型性能的产品，从而也能直观的提升高端SKU的产出比例和利润。

这里我们仍然需要强调RibbonFET + PowerVia带来的重要性，这是18A-P优化建立在18A上的重要基石。通过RibbonFET GAA全环绕栅极，取代传统FinFET，栅极从四面包裹沟道，实现更精确的电流控制、更低漏电和更强电压-频率扩展能力。硅片验证显示，在约0.5V低电压下，GAA + BSPD的CPU核心频率较FinFET提升约30%。

PowerVia背面供电则是将供电网络移至晶圆背面，正面完全留给信号布线。与正面供电方案相比，布线面积减少11%，动态电压降（Dynamic Voltage Droop）缩小10倍，可换取6%频率提升或大于15%动态功耗降低。

18A-P的进阶进行时

18A-P的风险试产意味着它将在未来几个季度内进入大规模量产，包括Panther Lake refresh有望迁移至Intel 18A-P，数据中心的Diamond Rapids 已确认导入18A-P，核心数提升50%，支持PCIe Gen 6，并实现双倍内存带宽。

另外微软下一代AI加速器Maia 2据传将采用18A-P工艺；亚马逊AWS等云厂商也在评估Intel Foundry的先进产能。

在VLSI 2026 上，Intel Foundry还展示了超越18A平台的长期研发方向，为18A-P之后的演进提供技术储备，包括CFET（互补场效应晶体管），展示单片式CFET反相器，NMOS与PMOS垂直堆叠，栅极间距缩至45nm。理论上可将晶体管占用面积减半，为GAA之后的逻辑微缩开辟新路径。减成法钌互连（Subtractive Ruthenium, sRu）集成空气间隙，电容较铜互连降低约35%，为互连持续微缩提供可行方案。以及GaN + Si单片集成，在 300mm晶圆上将氮化镓功率器件与硅基逻辑集成，其中含约1000门数字控制模块，实现高效电源管理与大功率器件的单工艺协同。

Intel 18A-P不是一次激进的物理微缩，而是一次工艺优化。它保留了Intel 18A的50nm栅极间距和两种单元高度，通过Power Boost晶体管、更严格的工艺控制、增强的散热与互连、以及更丰富的Vt选项，在相同功耗下榨出9%性能，或在相同性能下削减18%功耗。

对于Intel Foundry而言，18A-P的风险试产标志着18A平台走向大规模就绪，客户不需要重新设计而快速完成迁移，并顺理成章获得接近一代半的工艺红利，这是让人兴奋的。

特别是随着Diamond Rapids等 2027 年产品的临近，18A-P也将成为英特尔在先进制程代工市场核心竞争力，让英特尔找到更多市场机会，无疑对投资者、英特尔本身，以及消费者而言，都是值得期待了。