AI EDA的中场纪事：初创突围，巨头收网

7 月 26 日至 29 日，第 63 届设计自动化大会（DAC）在美国加州长滩举行，这是全球芯片设计和电子设计自动化（EDA）领域最重要的会议，可能没有之一。

与往届的不同之处在于，主办方今年特别强调，会上 120 多家参展商中，有 15 家专门做 AI 芯片设计的公司首次亮相，其中许多成立还不足两年。另外，整个技术议程中超过 55% 的内容围绕 AI 展开。

这些 AI EDA 初创公司不再只带着演示视频到场：Bronco AI 公布了自家产品在真实设计验证部署中的数据：15 分钟内完成根因分析和修复建议，端到端首次调试成功率 70%。Verkor 展示其智能体在约 80 小时内自主构建了 LLM 注意力加速器芯片。

Synopsys 工程副总裁、本届 DAC 主席雷努·梅赫拉（Renu Mehra）在开幕式致辞中直言：“AI 不再是设计的辅助，而在重新定义设计本身。”

大会结束后，AI 芯片行业分析公司 Cambrian-AI Research 创始人卡尔·弗罗因德（Karl Freund）在福布斯（Forbes）撰文分析，AI EDA 正在进入下半场，行业开始比拼，谁能在生产级设计团队中证明可信赖的自动化能力，交付可量化的验证吞吐量提升、工程效率改善和进度压缩。

但从更务实的角度来看，AI EDA 的终局，应该很难走出新的行业巨头。

（来源：Linkedin@Renu Mehra）

AI 切入 EDA

EDA 是芯片设计所需软件工具链的统称。一颗芯片从产品需求到最终的可制造版图文件（GDSII）之间，要经过规格定义、寄存器传输级（RTL）设计、功能验证、逻辑综合、物理设计、时序和物理签核、流片七个主要环节，每一步都需要借助专门的工具。

市场调研机构 Mordor Intelligence 数据显示，2026 年，全球 EDA 工具市场规模约 208 亿美元，Synopsys、Cadence 和 西门子 EDA 合计占据约 70% 的份额，过去二十年间，这一格局基本没有发生太大变化，几乎所有真正意义上的制造芯片都必须经过这三家的工具签核。

行业的商业模式也相当固定：按工程师席位销售软件许可证，每个团队为一个完整数字设计流程支付的年度授权费用可达 100 万~500 万美元。

芯片设计流程的本质是大量迭代，写代码、跑仿真、发现问题、修改、再跑仿真……如此不断循环，直到交付。英伟达（NVIDIA）一项内部研究提及，芯片设计师约 60% 的时间都耗在调试或清单式任务上。

这些任务高度结构化、重复性强，且工作量随芯片复杂度呈指数级增长。也正因此，随着 AI 的爆发，行业开始尝试利用新工具替代繁琐的验证环节。

目前借助 AI 加速芯片设计的初创公司，大致演化出三种主要路线。第一种是纯编排路线，不做模型，只做工作流调度。代表公司是 Agentrys，核心产品是一个层级化多智能体编排平台 Agentrys Studio。平台部署在企业内部，可运行在客户已有的工具链上，跨越三大巨头的 EDA 产品以及客户自研脚本进行运作，并从中学习客户的设计方法。

这条路线的优势是灵活度和企业可控性高，不绑定任何底层模型，可以随着前沿模型能力提升同步受益。风险则在于，一旦头部公司自建编排层，初创的差异化空间会被迅速压缩。

第二种是领域微调路线，即在开源大模型上叠加芯片设计知识。微调路线的代表性初创公司是 2024 年成立的 ChipAgents。今年 6 月，ChipAgents 发布了一款基于开源专家混合（MoE）大模型微调的领域专用模型 Renoir，训练数据涵盖公开半导体资料和公司自建数据管线生成的专有数据。

ChipAgents 声称，Renoir 在其内部芯片设计基准测试上接近前沿模型 Claude Opus 4.6 的表现，成本却不足后者的 1/2，且可以完全在客户私有环境中部署。

微调的优势是成本可控、可本地部署，技术护城河更深。不过，由于底座模型来自开源社区，其性能受限于模型开源生态的进展。

技术挑战最大的一层是自研垂直基础模型，即从头构建芯片设计的“大脑”。其中，2024 年成立的 Cognichip 是代表案例。他们要做“人工芯片智能”（ACI）平台，设计目标是同时理解逻辑推理和物理约束，能够处理传统通用模型天然不擅长的物理层问题。

今年 4 月，英特尔 CEO 陈立武（Lip-Bu Tan）加入 Cognichip 董事会，公开表示其从头训练的物理信息基础模型有望成为行业新范式。

这一方案的技术设想固然有吸引力：如果自研模型真能同时把电路逻辑和器件物理内化为推理能力，理论上可以在通用大模型无从下手的场景里创造真正的差异化。但训练数据来源、模型可靠性等问题尚未得到公开验证。

AI EDA 能做的，和做不到的

从部署成熟度来看，AI 在芯片设计中的接管进度大致分为四层。

验证是目前最成熟的一层。例如，Bronco AI 的产品可接入夜间回归测试流水线，还能推进全自动“失败到修复”流程，把原本需要数天的调试压缩在 15 分钟内完成；MooresLabAI 则选择从头建设完整的通用验证方法学（UVM）测试平台。

RTL 代码生成是正在快速推进的第二层，已经逐渐走向迭代闭环。其中，PrimisAI 宣布，其 Nexus 平台生成的 RTL 代码在 VerilogEval-Human 基准测试上达到了 100% 准确率，并在时序优化中节省了约 30% 的功耗。

物理设计是第三层，大厂内部已有实际部署：谷歌 DeepMind 的 AlphaChip 通过深度强化学习解决芯片布局问题，用在了三代自研张量处理单元（TPU）和数据中心 CPU Axion 上，开源版本已被联发科等外部公司采用。

器件级优化是第四层，当下，相关成果还停留在实验室验证阶段，典型案例是自然语言驱动的多智能体系统 AgenticTCAD，用于工艺器件仿真（TCAD）优化。研究显示，它可以在 4.2 小时内完成人类专家一周的工作，设计出符合国际规范的 2nm 纳米片场效应晶体管方案。

。今年 3 月，其自主智能体系统 Design Conductor（DC）在完全无人干预的情况下，12 小时内构建出多个微架构变体 RISC-V CPU 核心，模拟验证的性能大致相当于英特尔 2011 年发布的 Celeron SU2300 处理器。

不过，DC 只是一个约束大模型按结构化步骤执行的编排框架，VerCore 至今尚未实现物理流片。团队估计，要把这样的系统推进为可量产芯片，仍需 5~10 位人类专家参与后续指导。

（来源：arXiv）

AI 接管芯片设计，还面临一些难以跨越的硬性边界。

需要绝对确定性的签核环节就是其一。签核工具的作用是判断芯片设计能否交付制造、量产后的芯片能否正常运行，不允许出现一点差错。但大模型的本质是概率性输出，无论表现多好，都很难给出坚定的事实判断。

模拟和混合信号设计的最大难点则是参数的复杂性。数字设计有 0 和 1 的抽象，但模拟没有。模拟电路的行为受各类参数影响，每个器件的性能都要手工调校。业界分析显示，模拟验证失真是芯片重新流片（respin）的最主要原因。

目前，大模型或端到端神经仿真驱动的全自动模拟设计、通用电路基础模型等方向仍停在研究愿望阶段。在这一环节，更务实的路径其实是人机混合：AI 负责探索和完成常规任务，人类提供直觉、领域知识和最终验证。

大模型本身还存在致命的“兔子洞”问题：智能体犯错后，很容易在没有识别出根本原因的情况下进行宽泛的修改，却无法彻底补上漏洞，而经验丰富的人类工程师能凭直觉快速避开这类陷阱。

业内已经有人意识到了这一点。AI 芯片设计软件公司 Normal Computing 产品经理汉娜·叶（Hanna Yip）直言，许多所谓的 AI EDA 产品“基本是对通用模型的套壳，并不理解设计验证工程师的具体工作需求，进而出现幻觉或遗漏上下文”。

针对这一问题，行业已经开始寻求更加多元的技术组合，例如将强化学习用于布局优化，使用形式化方法进行正确性证明，图神经网络用于布局模式分析，扩散模型用于探索设计空间等。

一场并不对等的竞争，即将重塑行业盈利模式

需要明确的是，上文这些 AI EDA 玩家最大的对手并非彼此，而是已经树立起深厚行业壁垒的老牌巨头。

这场竞争中，初创们面对的头一道阻碍是数据。在软件开发领域，GitHub 上有数十亿行公开代码，大家都能用它来训练。但芯片设计没有与之匹配的公共语料库，为了保护价值巨大的知识产权，关键工程知识都被留在各家公司内部。

目前，几乎每颗流片的芯片都要经过三巨头的工具，信任也是最难以被 AI EDA 搬走的资源。加之巨头自己还在积极部署 AI 工作流：Cadence 在 2025 年末收购 ChipStack，次年初随即推出 Super Agent，主打前端设计和验证自动化，宣称提供高达 10 倍的生产力提升。今年 6 月，Cadence 再度把该系统升级至 L5 级完全自主。

（来源：Cadence）

Synopsys 紧随其后，在 DAC 2026 发布了完全自主、可长时运行的智能体工作流，号称最多可将 RTL 验证时间压缩至原先的 1/50。Siemens 则在自家 Fuse EDA AI Agent 系统中加入自验证智能体。

考虑到初创与 EDA 大厂的博弈从一开始就不对等，前者壮大的速度能不能赶上被收购的速度，依然有待观察。

抛开技术路线和具体接管进度，AI 已经为 EDA 带来了一个最重要的改变：行业延续几十年的按席位收费模式将被重构。

背景在于，AI 驱动的芯片需求爆发正在推动整个 EDA 市场的重心从传统 SoC 客户转向自研芯片的全生态玩家。Cadence 公开数据显示，后者如今占 EDA 需求的 45%，且是增长最快的类别。在巨大利润空间下，行业有动力探索能捕获更多价值的收费方式。

传统按席位收费假设“更多人使用=更多价值”。而当 AI 智能体开始接管重复劳动，一个规模更小但效率更高的团队，可以通过同一套工具拉动更多潜在收益。Synopsys 早在 2024 年就披露，AI 增强工具的续约合同收入比基线高出约 20%；AI 功能通常会让每个设计项目的算力消耗量翻 3~5 倍。

与软件领域“AI 挤压 SaaS”的情况相反，行业分析普遍认为，未来 EDA 将转为“订阅+用量”的混合定价模式，更好赚了。

回到今年的 DAC，领域内已经达成共识：芯片设计是一个高度保守、高度依赖信任积累的行业。AI 能带来的效率红利足够大，已经无法被忽视，却也远没有大到能一夜之间改写四十年的产业结构。

参考内容：

https://www.forbes.com/sites/karlfreund/2026/08/03/could-eda-ai-startups-be-the-new-claude-of-chip-design/

https://dac.com/2026/press-release/the-2026-dac-chips-to-systems-conference-comes-to-long-beach-for-the-first-time-with-record-growth-as-ai-reshapes-chip-and-system-design

https://www.mordorintelligence.com/industry-reports/electronic-design-automation-eda-tools-market

https://arxiv.org/abs/2603.08716

https://semiengineering.com/the-limits-of-ais-role-in-eda-tools/

https://www.cadence.com/en_US/home/company/newsroom/press-releases/pr/2026/cadence-unleashes-chipstack-ai-super-agent-pioneering-a-new.html

https://news.synopsys.com/2026-07-27-Synopsys-Advances-Agentic-AI-Chip-Design-with-AMD-and-Microsoft

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注：封面/首图由 AI 辅助生成