AI开始“设计芯片”了！EDA三巨头开战，中国厂商迎来黄金窗口

最近，“AI自动设计芯片”这个话题特别热门。

上个月，国内大模型企业Kimi完成了K3模型自主设计芯片的完整实验，并已在EDA平台完成测试，整个过程由AI自主运行48小时，全程未碰任何Cadence或Synopsys的商业授权软件。这一消息迅速引发行业关注：芯片设计不需要工程师了？商业EDA软件完全不需要了？

如果深入分析，说替代真的挺遥远的，因为Kimi设计的芯片大致对应20年前的技术水平，运行频率相比当前先进芯片低20~30倍，另外开源EDA工具虽已存在数十年，但实际设计仍需商用系统。

不过，AI的确是正在实打实地芯片设计的工作方式。Agentic AI已经开始渗入EDA流程，包括生成RTL代码，到自动创建测试环境，再到调用仿真、形式验证和调试工具。全球EDA厂商也都为之疯狂，不断加码，AI也成为国产EDA厂商提供差异化方案的关键。

可以说，AI EDA的竞争已经打响了。

三大巨头，押注Agentic AI

在刚刚结束的2026年DAC Chips to Systems大会上，全球三大EDA厂商Synopsys、Cadence和Siemens EDA几乎同时展示了各自的Agentic AI布局，各显神通，三家厂商的思路也不太一样。

我们先来简单分析一下三家厂商对待Agentci AI的态度是什么，在AI EDA上是怎么布局的。

Synopsys

首先是新思科技（Synopsys），推出全自主设计验证（DV）智能体和基于Ansys Icepak的自主热仿真工作流，在深度和广度两个维度上整合发力。在深度上，其全自主设计验证（DV）能够直接从规格书和设计输入中拆解验证目标，从测试计划生成到覆盖率收敛及调试，实现闭环控制。这一突破对标了Cadence此前发布的ChipStack。

在广度扩展上，Synopsys从三大方向发力：利用Ansys Icepak实现GPU散热模拟的完全自主CAE工作流；在Custom Compiler版图合成中实现高达3倍效率提升的模拟/混合信号自主工作流；以及推出20余款由GPU加速的EDA及多物理场工具。此外，通过将Fusion Compiler等工具搬上微软Azure及Discovery平台，Synopsys成为了唯一一家能在两大算力巨头平台上运行成熟Agent工作流的EDA厂商，有效规避了算力绑定的风险。

Synopsys AI积累最深，进军AI EDA比Cadence更早。2020年推出基于强化学习的DSO.ai，随后推出Synopsys.ai Copilot，2026年发布AgentEngineer，是其Agent集大之作。Synopsys提出类似自动驾驶的L1-L5 AI自主等级：

• 知识辅助阶段（L1）：基于LLM整合知识库，支持工程师查询与交互；

• 任务执行阶段（L2）：开发任务专用代理，处理特定任务如修复DRC违规、解决 RTL链接错误，目前新思的“代理工程师”已达到L2水平，能自主完成特定任务；

• 多代理协同阶段（L3）：多个任务代理协同工作，如DRC错误修复代理发现问题后，联动时序优化代理调整设计，目前新思已处于早期部署阶段，部分客户已开始试用；

• 规划协调阶段（L4）：多个代理能自主学习、推理，协同完成复杂设计规划；

• 自主运行阶段（L5）：工程师只需设定设计需求，代理就能自主完成子系统、模块或芯片级的全流程设计。

Synopsys的L4的demo目前处于展示阶段，整体处于L3阶段。目前，Synopsys AI能力主要体现在脚本生成、验证辅助等环节，例如部分任务效率提升10倍以上，真正自主完成复杂设计流程仍未实现。

另一个值得关注的信号是2025年11月，NVIDIA斥资20亿美元投资Synopsys，双方围绕Agentic AI、数字孪生、云端EDA等领域展开合作，在Grace Blackwell平台支持下，EDA工作负载预计可提升30倍性能。

Cadence

其次是Cadence，竞争策略在于架构的完整性。如果说Synopsys重点突破的是设计验证深度，那么Cadence则更强调覆盖范围。Cadence推出了AuraStack AI Super Agent，与此前的ChipStack、InnoStack和ViraStack共同覆盖验证、数字实现、模拟设计以及PCB/封装等环节，形成从芯片到系统的AI设计流程。

此前。Cadence在多物理场领域存在短板，AuraStack补足了这一拼图。据官方数据，AuraStack在信号完整性、电源完整性、电磁和热模拟等方面的多物理场分析性能提升了20倍，设计工作流提速15倍。目前，NVIDIA工程师已将其应用于自家AI基础设施的开发中。不过，在最终完成对Hexagon设计与工程软件的整合之前，Cadence在物理签核层面依然高度依赖NVIDIA的底层物理库与硬件加速。

Cadence最激进，打造端到端Agent体系。通过收购ChipStack，快速推出ChipStack AI Super Agent，目标提升前端设计生产力10倍。Cadence最大创新是Mental Model（心智模型），通过结构化知识表示记录设计意图和上下文，降低大模型幻觉风险。

Cadence将AI设计流程拆成三层：最上层是Agentic AI，中间层是ground truth tools，底层是计算和数据。这种架构也决定了Cadence的AI工具不是孤立产品。ChipStack、ViraStack、InnoStack等工具一方面帮助客户把部分人工流程自动化，另一方面会带动Xcelium、Jasper等基础工具的使用。AI带来的新增TAM与基础EDA消耗之间将形成叠加关系。

目前，Cadence已获得NVIDIA、Qualcomm、Broadcom等客户认可。但其Agent覆盖仍主要集中在设计和验证环节，制造准备、测试、良率优化等流程尚未有Agent覆盖。

Siemens EDA

最后是Siemens EDA，提出了截然不同的观点：AI自主不是最终目的，“可信的自主”才是。其Fuse EDA AI Agent系统的核心逻辑在于“自验证”，即Agent在运行过程中，不会盲目相信大模型输出，而是不断通过确定性的、基于物理规律的传统EDA签核引擎来交叉验证其决策。

在实际应用中，Solido Layout Analyzer帮助意法半导体（ST）的非易失性内存团队缩短了数周的调试时间。同时，通过结合Intelligence Center X，Siemens将Agent的调度能力从单纯的EDA设计扩展到了制造与供应链管理，展现出独特的系统级跨度。这种用物理引擎为AI决策“背书”的做法，极大程度缓解了硬件工程师对AI“幻觉”的顾虑。

Siemens EDA最开放，押注跨工具协同，其推出的Fuse EDA AI Agent核心优势是开放性。

Fuse采用MCP协议，可以连接不同EDA工具，实现跨厂商工具链协同。这对于同时使用Synopsys、Cadence和Siemens工具的芯片企业具有吸引力。

Siemens EDA提出AI Agent三阶段演进：

• 第一阶段：任务特定Agent，如日志分析、布线辅助；

• 第二阶段：自主Agent，可完成部分检查和优化；

• 第三阶段：集体智能，一个工程师管理大量Agent协同设计。

目前，Siemens EDA仍处于第一阶段向第二阶段过渡。

离不开NVIDIA的三家巨头

值得注意的是，三家巨头的方案，都离不开NVIDIA的支持。NVIDIA不仅提供推理层（Nemotron 3 Ultra）、治理层（OpenShell）和求解器（CUDA-X），更通过自研Vera CPU直接切入吞吐量极大、过去高度依赖传统CPU的EDA验证服务器集群（Farm）。

更值得注意的是，现在芯片厂商也特别渴望用AI去提升自己的产能。过去芯片行业对待新工具极为保守，而如今，NVIDIA和AMD这两家面临最严峻设计产能瓶颈的巨头，正作为核心客户深度参与并倒逼EDA Agent的研发进程。

总之，从DAC释放的种种信号来看，Agentic EDA已经从概念探索进入产业竞争阶段。

初创公司，探索不同路线

2026年DAC上，不光三大厂商，初创企业也在探索AI EDA的不同路线：

一是AI智能体编排平台，通过调度现有EDA工具自动执行设计流程。例如Agentrys希望打造连接不同EDA工具和企业脚本的智能体平台。

二是领域大模型微调路线，利用芯片设计数据训练专用模型。ChipAgents推出的Renoir模型，就是基于开源大模型微调而来，目标是在成本和私有化部署方面形成优势。

三是自研垂直基础模型路线，试图打造真正理解电路逻辑和物理约束的“芯片设计大脑”。Cognichip正在探索这一方向，希望突破通用大模型在物理设计领域的限制。

国内厂商，也在跟进

这几年，诞生了不少国产EDA厂商，这些厂商对于AI EDA的态度也非常积极。

在DAC 2026大会上，芯和半导体联合联想发布EDA Agent最新成果，成为本届大会国产EDA企业唯一落地案例。芯和对AI EDA的态度和新思类似，也提出了从L0到L5的AI EDA演进路线：

• L0~L2阶段，通过机器学习、生成式AI和知识助手提升仿真、建模和设计效率；

• L3阶段，引入智能体EDA，由主Agent负责任务拆解、流程编排和状态管理；

• L4阶段，实现多智能体协同，支持Chiplet、系统级设计和多物理场优化；

• L5阶段，探索自主优化、自校准、自演进的设计闭环。

芯和强调，EDA中的AI不能单纯追求高度自主，而需要建立可验证、可追溯的工程体系，为此，芯和构建了“XAI+XAI.Head+XEvo”三层产品体系。芯和认为，未来AI EDA的核心竞争力并非替代工程师，或者完成多少单点任务，而是让AI以可控、可信的方式融入复杂设计流程。

芯华章正在推动AI Agent进入设计验证流程。今年7月，芯华章发布Agentic EDA底座XEPIC Intelligent System（X-IS），推出智能验证系统X-IVS、智能设计系统X-IDS以及新一代高速仿真方案GalaxSim Turbo 3.0 Plus，正式将EDA 2.0理念落地。芯华章表示，Agentic EDA的核心并非单纯提升AI生成能力，而是通过“证据闭环”将AI输出转化为可验证、可追溯、可签核的工程结果。芯华章还联合了无问芯穹推出EDA AI一体机，推动国产算力与国产EDA协同发展。

合见工软在今年3月发布第二代数字设计AI智能平台——智能体UniVista Design Agent (UDA) 2.0。此次升级后，UDA平台正式从智能辅助工具进化为真正意义上的Agentic AI智能体。UDA 2.0是国内首款基于全部自主研发EDA架构上的领先智能体EDA工具，它能够在接受工程人员设计需求和指导后自主完成RTL设计、验证、纠错与优化全流程任务，标志着国产EDA自主式智能体的时代全面开启。

硅芯科技也押注AI Agent，其认为AI EDA价值主要体现在三个方面：一是打通多工具自动化协同，减少人工脚本和重复操作；二是在复杂参数空间中进行全局智能寻优；三是通过AI Agent降低先进封装设计门槛，帮助缺乏3D IC经验的企业快速使用相关工具。基于这一方向，硅芯科技推出AI Agent平台Chips Z，并与自主研发的3Sheng 3D IC EDA平台结合，打造“AI智能体+EDA工具链”的协同体系。

伴芯科技2025年11月推出两款AI智能体（AI Agents）新产品——DVcrew与PDcrew。DVcrew是攻克芯片设计验证的核心利器，融合了AI智能体、RTL分析、规格说明分析、仿真轨迹与形式化验证等多种先进技术，生成适用于各种验证环境的断言，并高效发现深层漏洞；PDcrew破解物理设计的不确定性，提供从网表到GDS的一站式解决方案。

智维创芯聚焦芯片验证大模型。公司推出了全球首款面向工业场景的LLM原生芯片验证平台ChatDV，针对RISC-V处理器、可重构AI芯片和数字SoC等应用，覆盖测试生成、SVA断言生成、智能调试和参考模型构建等全流程验证环节，可将模块级验证周期从数月缩短至数小时，验证效率提升10倍以上。四大核心智能模块iTest、iSVA、iDebug、iModel，覆盖芯片验证全流程。

AI EDA来了，竞争也变了

英伟达内部研究显示，芯片设计工程师约60%的时间消耗在调试和流程化任务上，这为AI切入提供了空间。

芯片设计流程涉及RTL设计、验证、综合、物理设计、签核等多个环节，其中大量工作具有重复性。目前AI设计芯片最成熟是验证环节，RTL代码生成正快速推进，物理设计领域谷歌DeepMind的AlphaChip已经应用于TPU等芯片布局优化。

实现L5的全自主，还是有很长一段距离的，毕竟，AI能够生成芯片，但谁能够证明这颗芯片是可靠的，因为软件世界有“撤回键”，芯片世界缺没有。

但不可否认的是，AI在芯片设计领域的发展正在进入一个新的阶段：从过去辅助工程师完成单点任务，迈向能够长期运行、自主规划并执行复杂设计流程的智能体系统。

过去，EDA厂商竞争的是“谁的工具更快、谁支持的工艺更多、谁覆盖的流程更完整”。而在未来，竞争可能变成“谁拥有更强的AI Agent、谁能够让AI自主完成更多设计任务、谁能够证明AI输出结果可信。”

在未来，EDA厂商的商业模型可能也会发生转变。过去，EDA依靠工程师席位收费，未来行业可能逐渐转向“订阅+算力用量”的混合收费模式，EDA厂商也会从单纯的软件授权商，转变为芯片设计智能基础设施提供者。

有人认为，芯片工程师正在被替代。这种说法肯定是有失偏颇的，AI不会取代芯片工程师，但会重新定义工程师，可能过去需要100名工程师操作EDA工具，未来可能会是10名专家管理大量AI Agent，工程师的价值，也会发生变化。

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