合见工软发布国内首款三维芯片物理设计工具，全面适配韬定律

IT之家 9 月 2 日消息，国内数字 EDA / IP 企业上海合见工业软件集团股份有限公司（简称“合见工软”）9 月 1 日在 2026 IDAS 设计自动化产业峰会期间，发布多款突破性 EDA 自研新品和成果，填补国产 EDA 在商用级 3DIC 物理设计及多款 EDA 智能体等方面的空白，包括：

• 国产首个 Agentic EDA 智能体战略体系
• 国内首款三维芯片物理设计工具
• 国产先进工艺节点收敛工具等

合见工软推出国内首款三维芯片物理设计工具 UniVista 3DIC Designer，宣称专为国产先进工艺节点打造，可全面适配逻辑折叠与韬定律技术路线，并凭借底层自研真三维布局算法，打开全新的性能和密度提升空间。

该工具的推出打破了国内商用级 3DIC 物理设计工具空白，为 AI 等算力芯片提供自主可控的三维设计底座。

UniVista 3DIC Designer 聚焦电路逻辑空间折叠实现，打破了传统 2D 芯片设计在性能、功耗、面积上的物理限制，聚焦于 2-die/3-die 逻辑折叠、多裸片异构堆叠等前沿架构。

该平台融合了自动化智能分区、跨 Die 多目标优化驱动，物理场感知放置、CPU / GPU 异构并行加速技术，帮助设计团队在超短周期内实现时序（Performance）、功耗（Power）、面积（Area）、热分布（Thermal）的全局平衡，完成从 RTL / 网表输入到相应最优 3DIC 架构的无缝闭环交付，缩短先进封装与三维芯片的上市周期。

当前主流的 3D 封装 EDA 解决方案均为针对 2.5D 的传统平面工具扩展而来，仅能完成粗粒度芯粒分层堆叠，主要面向芯粒、中介层、硅桥、HBM 集成，面向逻辑折叠所需要的单元级原生 3D 全局协同工具仍处于早期原型阶段。

合见工软此次推出的 UniVista 3DIC Designer，宣称是国内首款自主知识产权的基于原生三维重构的创新 EDA 工具，为释放逻辑折叠技术潜力提供工具支撑。

UniVista 3DIC Designer 的底层架构专为逻辑折叠、混合键合（Hybrid Bonding）场景重构，打破了传统 3D 分层割裂的设计范式，依托原生真三维布局架构与 GPU 并行加速技术，解决了超大容量网表处理卡顿、跨裸片时序 / 布线 / 热密度多维度无法同步收敛、垂直 HBV 互连约束难以平衡、多层堆叠易出现局部热点、上下裸片面积失衡、总线长过高拖累 PPA 指标等工程难题，让依托成熟产线的逻辑折叠技术规模化落地，填补了国产高端算力芯片开发缺少自主可控三维物理设计底座的技术空白。

据合见工软官方介绍，UniVista 3DIC Designer 具备五大差异化核心优势：

智能架构探索与自动化分区：可面向 10 亿门级超大规模设计开展模块级、标准器件级混合自动网表分区，支持最小可行面积与最优堆叠方案的设计空间探索，同时兼顾 intra-Die 以及 inter-Die 可布线性，规避后期布线拥塞问题。 自动化跨 Die 物理设计与对齐：能够完成 TSV、HBV 高密度互连资源的自动分配与放置，支撑跨 Die 电压域自动对齐，并开展供电网络协同规划，保障多层裸片互连供电方案的完整性与合理性。 目标驱动优化与 3D 协同放置：围绕拥塞、线长、时序、面积、热功耗多维度并行优化，动态消除局部布线拥塞，探索全局最小化跨 Die 互连线总长，优先缩短关键路径跨 Die 距离，均衡各层裸片资源占用，结合功耗密度与热感知策略防止出现局部热点。 自动化 3D 时序闭合：可自动生成跨 Die 时序约束与时序预算，一键输出复杂场景跨 Die SDC 文件，搭建稳定可靠的跨 Die 时序边界，实现多 Die 之间时序协同收敛，解决三维集成时序收敛难题。 突破传统 CPU 引擎计算性能与设计 TAT：打破传统单核 CPU 算力瓶颈，有效缩短项目交付周期。采用深度调优的 CPU+GPU 异构并行计算架构，兼容分布式集群多任务调度机制，大幅提升超大规模三维芯片设计的运算处理效率。

IT之家获悉，合见工软还发布了国产先进工艺节点收敛工具 UniVista NodeClosure，该产品补齐国产数字 EDA 后端 ECO（工程指令变更，Engineering Change Order）核心能力，面向先进工艺设计提供一站式敏捷设计收敛平台。

该产品围绕人工智能、HPC 等高性能芯片的严苛需求，采用物理感知增量优化架构，打破传统工具瓶颈、减少迭代次数，既能帮助设计团队在紧凑周期内完成设计收敛，还可赋能国产晶圆厂，落地各类定制化设计规则，提升芯片量产良率。

ECO 是数字芯片后端物理设计的核心环节，也是流片交付必不可少的工具。在布局布线完成、时序与版图基本收敛、临近流片时，它无需重启综合、布局布线完整流程，采用局部微创方式修复时序违例、逻辑缺陷、物理规则问题，以短周期、低改动风险完成芯片收尾优化，避免全流程返工造成时间与成本损失，保障版图达到流片要求。