苹果卷尺寸，华为韬定律卷时间

美国卡了六年脖子的华为，提出了一条新的半导体定律——“韬定律”。

“韬”来自希腊字母τ，在电路理论里代表时间常数，提出者是何庭波，在业内有“华为芯片女王”之称，国外同行直接用她的名字把这条定律称为“Her’s Law”。

同期，何庭波宣布“新一代麒麟芯片将在今年秋季完整落地”。另据果链消息，苹果也将在秋季推出搭载A20 Pro的iPhone 18系列。

表面上看，这是两款旗舰手机的竞争。如果把时间拉长一点，苹果代表的是过去60年半导体行业最成功的摩尔定律，而华为试图证明的是当晶体管越来越难缩小时，芯片还能不能有其他路走。

今年秋天的科技春晚的真正主角，是两种芯片进化哲学的首次公开较量。

苹果的老路

在聊华为的技术前，我们先搞懂之前的芯片遇到了什么物理瓶颈。

大家常听到的3nm、5nm，本质上都是在芯片的二维平面上死磕“几何微缩”，也就是把晶体管做得尽可能小，这样在同样的面积里就能塞进更多的晶体管。

苹果新一代旗舰芯片的悬念，依然是看它究竟能用上台积电最顶尖的2nm工艺，还是继续压榨改良版的3nm制程。

这绝不是场轻松的升级，是在物理极限边缘反复摩擦。

在这个微观尺度下，晶体管里最关键的“栅极绝缘层”，它的物理厚度已经缩减到了1nm到1.5nm左右。一个硅原子的直径大约是0.2到0.3nm。也就是说，这层用来阻挡电子的“墙”，真的只有3到5个原子那么厚。

这也是为什么会发生漏电的原因，这堵墙实在太薄了，薄到在量子隧穿效应下，电子可以直接穿墙而过，不再受栅极电压的完全控制。在量产环境中，漏电也会造成良品率变低，翻车概率更高，从而提高成本。

而且，这几年苹果A系列芯片的纯性能提升，实在是拉完了，像挤牙膏一样，而每次为了多挤出点性能，都要付出巨大的功耗代价。

依靠堆光刻机制程的老路，基本已经看到天花板了。

华为的突围

如果几年前大漂亮不制约我们，不卖芯片，不卖EUV，华为大概也不会曲线救国开启莫邪计划的Plan B。既然退无可退，索性在芯片设计端直接掀桌子，这就是何庭波正式发布的τ定律。

所谓τ定律，简单来说就是别再死磕把晶体管做小，而是把信号跑的时间压短。

τ越小，芯片性能就越高。为了把这个τ值压下来，「逻辑折叠技术」应运而生，既然在平面上挤不下了，最直观的办法就是往三维空间发展。

华为试图在芯片设计阶段，就把原本二维展开的逻辑电路重构到三维空间，让关键模块在物理距离上更接近，从而缩短信号传播时间。并且把需要频繁对接的逻辑单元，在垂直空间上精准对齐，直接“打通楼板”进行连接。

原本在平面上隔着几毫米并且需要绕一大圈才能说上话的两个寄存器，直接变成了“睡在我上铺的兄弟”。信号不用在平面上长途跋涉了，直接电梯直达。

同时，传统平面芯片为了让信号在长距离传输中不衰减，工程师必须在中间塞进大量的中继器和缓冲器。中继器和缓冲器本身不执行逻辑运算，却消耗功耗并占用宝贵的芯片面积。

如今逻辑折叠缩短物理距离后，驱动信号所需的缓冲器数量就会大幅减少。这在Intel的Foveros以及台积电的SoIC，已被反复验证，3D封装是降低功耗和提升能效比的核心优势之一。

为什么欧美研究了多年没成功，华为却把它落地了？因为三维逻辑折叠有三个行业公认的难点。

难点一，纳米级混合键合。

过去欧美搞芯片堆叠，两片晶圆之间是用焊锡连接的。这种锡球再小也有几十微米，就像在两层楼之间连了一根大粗电缆，延迟高、功耗大。

华为这次落地的是纳米级混合键合技术。它彻底取消了中间的焊锡球，在分子层面让两片晶圆的铜电极进行无缝熔合，并且通过退火工艺让铜原子互相扩散。这属于绝对的微操，把对准精度和电极接触面压缩到了纳米级，让垂直互连间距逼近物理极限。

难点二，盗梦空间的多层梦境里，确定时间同时爆炸。

多层逻辑芯片叠在一起，最难的是“对表”问题。两层电路之间的信号传输，必须精准控制在皮秒级别。就好像盗梦空间里用音乐同步，多层梦境一起苏醒。

西方的旧思路，让所有工位都听同一个大喇叭喊口号，为了让大家都听清，就得配一堆放大器，调校难度极高，还极其费电。

华为的新思路是每一层芯片使用不同的本地时钟域，但引入了实时动态相位校准技术。巧妙地避开了全局时钟同步的功耗问题。

难点三，散热问题。

华为解决方法是，在折叠设计时，通过算法故意把热区在垂直空间上错开摆放，避免热量叠加。

在芯片外围和先进封装基板上，采用了超薄的高导热新材料，如3D 环形 VC 均热板、先进陶瓷基板，将热量快速导出。

秋季手机，实际体感差多少？

看到这估计所有人最关心的只有一件事，没用上最顶尖的EUV光刻机，在实际体验中真能和苹果贴身肉搏吗？

华为表示，今年秋天，新一代麒麟手机芯片将完整采用逻辑折叠技术，由单层扩展到双层，晶体管密度和芯片性能都将大幅提升。

具体看华为这次用τ定律交出的数据，在完全不改变现有物理工艺的前提下，芯片的晶体管密度直接从155MTr/mm²涨到了238MTr/mm²，增幅高达 53.5%。

台积电当家的5nm（N5）工艺，晶体管密度大约在170 MTr/mm²左右，而它用来大规模给苹果、高通代工的改良版3nm（N3E）工艺，其纯逻辑晶体管密度大约在220到250 MTr/mm²之间。

华为这次靠着逻辑折叠，追到初代3nm工艺，成本还低30%。但如果2nm出来预计突破300+ MTr/mm²。

在核心指标上，CPU主频直接从之前的2.6GHz拉升到了3.1GHz，规划中2029年达4GHz。单跟自己比较，可以说τ定律的确有提升。但目前A19 Pro已达4.26GHz，A20 Pro预计更高，还落后于前沿科技。

功耗效率方面，P核能效比整整提升了41%，不过物理代差依然存在。

如果回归到普通用户日常用手机的实际体感上，华为这套架构重构的优势才会显现。

在日常刷信息流，冷启动大型App，多任务切换中，考验的是系统响应的瞬时爆发力，3.1GHz带来的实际体感丝滑度，将直接追平苹果。

苹果为了压制3nm/2nm下恐怖的量子隧穿漏电，往往要在发热和降频之间反复横跳。而华为砍掉了50%以上不干活、纯耗电的中继器和缓冲器，P核省电 41%的红利是实打实的。

这意味着今年秋天的华为新旗舰，在长时间玩游戏、拍视频时的发热量将明显下降，续航大概率也会给我们惊喜，更重要是我们会更便宜。普通老百姓可不是什么追赶科技前沿的极客，中端乃至千元机市场上，可能会引领市场。

秋季春晚，好看就好看在它绝非两部手机的输赢，而是两条进化之路的迎头对撞。当动辄几纳米的营销数字开始在日常体感中失效，属于平面微缩的旧时代就已经日薄西山。

何庭波还给了一个更远的目标：到2031年，基于韬定律的高端芯片，晶体管密度要达到等效1.4纳米制程的水平。

目前国外巨头，乐观预计要到2029年实现1.4纳米制程。华为虽然晚两年，但也直接追上了世界最先进水平，这已经是一个了不起的胜利，由美国公司和西方产业链定义半导体的时代，要被终结了。

中国芯片的这一记空间长拳，才刚刚打向三维世界的无尽黎明。

*来自本原财经；数据支持天眼查