存储巨头公布最新技术路线图，HBM的下一站在哪？

AI浪潮持续席卷全球半导体产业，HBM作为AI算力核心基石，其技术发展与突破直接关乎未来AI竞争格局。在近期召开的Hot Chips 2026大会上，三星、SK海力士与美光三大存储巨头同台亮相，各自亮出了在HBM领域的最新判断与技术方向。

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三星亮出zHBM：DRAM直接堆叠在GPU之上

三星在大会上披露了HBM三阶段演进路线图，从“释放空间”到“扩展功能”再到“3D堆叠”，终点为zHBM，旨在将HBM的Base Die（基础裸片）从被动的数据中转站，升级为具备计算能力的主动协处理器。

第一阶段：释放XPU面积（cHBM4）

三星将原本放在GPU/TPU等AI芯片内的内存控制器等部分功能，搬到HBM的Base Die上，从而为XPU腾出5%-10%的芯片面积，带来10%-20%的性能提升。同时，三星在HBM4中导入D2D PHY取代传统HBM PHY，缩短数据传输路径，降低接口电路面积与功耗。此外，针对先进制程带来的局部热点问题，三星同步推出HPB（散热路径快）技术，可将峰值温度降低超过35%。

第二阶段：扩展功能与容量（cHBM4E/HBM5）

三星在Base Die的闲置空间中整合内存扩展控制器与PHY，直接扩充内存容量，满足AI大模型对KV Cache日益增长的需求。同时集成高级RAS传感器、实时遥测等智能功能，部分计算任务可下沉到Base Die完成，减少数据搬运的功耗和带宽消耗。

第三阶段：真正的3D整合——zHBM

图片来源：Wccftech

终极形态zHBM将HBM直接垂直堆叠在XPU正上方，取消2.5D封装所需的中介层（Interposer）。采用分布式I/O架构缩短数据传输距离，并通过架构优化移除SerDes。相较于标准HBM4E，zHBM可实现70%的功耗降低、230%的DRAM带宽提升，每个DRAM模组节省100W功耗，同时为GPU释放8.3%的额外功率空间。为实现zHBM，三星正在开发WoW（晶圆对晶圆）与HCB（混合立方键合）等先进封装技术。

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SK海力士的多元布局：MR-MUF、混合键合与EMIB三线并进

SK海力士披露的HBM蓝图，涵盖了从封装工艺迭代、局部散热优化、多元封装技术布局到3D整合远期目标的全方位升级，并为HBM4设定了明确的性能指标。

图片来源：SK海力士

SK海力士目前在16层HBM3E方案中全面应用了先进的MR-MUF技术，并成功引入翘曲控制、细间距互连与窄间隙填充等新工艺，该技术的优势在于生产效率高、热阻较低。但现有技术正面临2.2倍的热负担以及TSV面积持续增加的挑战。为此，SK海力士正加速探索混合键合技术，目标是突破16层堆叠限制，迈向20层或更多层。混合键合带来的提升十分显著：核心芯片厚度可增加24%，TSV间距可缩小至18微米以下，在增加堆叠层数的同时热阻可降低约35%。

图片来源：SK海力士

SK海力士推出了iHBM技术，针对HBM内部D2D PHY区域热量集中程度最高的问题进行优化。该技术在HBM封装内部直接嵌入一体化冷却元件并构建专用散热路径，与传统方案相比可将热阻额外降低30%以上。该技术计划从第8代HBM即HBM5开始应用。

SK海力士在此次路线图中将英特尔EMIB与台积电CoWoS技术并列，EMIB技术通过在封装基板内嵌入微型硅桥实现芯片间高密度互连，具有设计灵活、成本降低、良率提升等优势。这一举措的背景是越来越多客户有意选择英特尔的代工服务，SK海力士希望通过支持EMIB满足未来客户的多样化需求。

SK海力士的远期目标是将HBM直接堆叠在AI加速器上方，形成真正的3D整合架构，从而大幅缩短内存与计算单元之间的距离，进一步提升带宽与能源效率。为实现这一目标，SK海力士规划了多条技术路径，包括将TSV数量翻倍以提升I/O密度、结合逻辑工艺集成提升I/O速度，以及优化电源分配网络来解决功耗挑战。

除此之外，SK海力士还在会上透露了HBM4的产品规划与性能指标。HBM4采用24Gb DRAM密度，支持2048个I/O，最高I/O速度可达8Gbps，单堆叠带宽可突破2TB/s，功耗效率较HBM3E提升40%以上，耐热性改善超过14%。封装尺寸方面，HBM4的高度约为775微米，尺寸为12.8×11毫米，整合超过2万个TSV和超过1.6万个底部微凸点。目前12层产品已进入量产，16层仍处于客户认证阶段，后者容量最高可达48GB。

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美光谈HBM挑战：散热、面积与可靠性

美光HBM设计架构研究员Raghu Sreeramaneni在Hot Chips 2026大会上揭示了HBM在追求高性能时面临的挑战，主要包括面积与成本、可靠性与故障、散热三个方面。

在典型的GPU系统中，HBM内存芯片的面积占据了总硅片面积的约90%。并且，生产相同容量，HBM消耗的晶圆数量是DDR5的大约3倍。

内存故障已成为AI训练的“拦路虎”。美光援引Meta的数据指出，在训练Llama 3大模型时，高达17%的意外中断是由HBM故障引起的。

随着数据传输速度加快，散热已成为设计的首要考量因素。在HBM的多层堆叠结构中，底层发热最多，而冷却在顶部，热量必须穿透整个堆叠才能散去。

Sreeramaneni指出，HBM需要将所有设计、工艺和封装技术整合到一枚不超过邮票大小的芯片中。HBM的进一步优化需要存储厂商、GPU设计厂商、代工厂和封装厂商从一开始就协同设计。

美光正在研发新一代先进封装方案，并探索针对内存优化的SerDes和Die-to-Die PHY以实现更快的I/O、更大的系统级封装（SiP）以及玻璃基板等先进封装技术。这些技术旨在通过颠覆性的工艺和封装技术来解决功耗密度和散热难题。

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先进封装：HBM的“第二战场”

自HBM诞生以来，该项技术便与先进封装有了深度绑定。

一个标准的HBM模组，由多层DRAM核心裸片（Core Die）通过硅通孔（TSV）垂直堆叠而成，底部则是一颗基础裸片（Base Die），负责控制数据、电源和信号在DRAM与GPU之间的传输。HBM与GPU是两颗独立的芯片，通过2.5D封装共同安装在同一个硅中介层（Silicon Interposer）上。每个HBM模组通过硅中介层提供1024个I/O和16个通道，经由PHY与XPU（加速处理器）相连。

这套2.5D封装架构，正是HBM能够实现超高带宽的关键。随着AI算力需求的爆发式增长，这套成熟架构正面临多重挑战。带宽每两代近乎翻番，给现有封装技术带来了极大散热负担；TSV数量和微凸点数量持续攀升（HBM4已整合超过2万个TSV和超过1.6万个微凸点）；堆叠层数逼近16层的物理极限。单纯依靠增加堆叠层数或提高I/O速度，已难以支撑HBM的持续扩张。

正因如此，存储大厂达成了一个关键共识：GPU、内存、晶圆代工和封装必须作为一个完整的系统来设计。先进封装，逐渐成为HBM竞争的第二战场。

三星以HCB和zHBM双线推进，试图从键合工艺到封装架构进行全面重构；SK海力士在MR-MUF的成熟基础上向混合键合演进，同时拥抱EMIB与CoWoS的多元路线；美光在HBM4的量产中验证16层堆叠的可行性，同时也在探索玻璃基板等更远期的封装方向。

HBM的出现或许正在改变存储行业的底层逻辑。存储芯片正从数据的暂存载体，逐步转变为AI算力链条中的关键环节，产业的定价权、竞争格局与技术方向都可能随之发生变化。在AI算力需求的驱动下，技术突破正逐渐成为下一阶段竞争的重要变量。这场围绕HBM的竞赛，还远未结束。