3D 芯片堆得上去，未必堆得划算：量产卡在良率与成本

文 | 半呆君

如果一颗芯片不够强，能不能再叠一颗上去？

平面制造越来越接近物理极限，把芯片从二维摊开改成三维堆叠，成了头部厂商的共同选择：台积电在推进叠芯片技术，英特尔的新服务器芯片已经出货，AMD 用叠缓存的方式做了四年产品，华为则把逻辑折叠用进了旗舰手机。

但这里有一个容易被忽略的问题：把芯片堆起来，不等于把利润堆起来。每多一层芯片，就多一道制造和连接的关口；堆叠之后的良率可能不升反降，连接一旦失败，前面投进去的成本跟着报废。

更麻烦的是，解决这个问题本身就要花钱。有的工艺一次处理整片晶圆，快，但上下两层的坏芯片会互相拖累；有的工艺先挑出合格的芯片再逐颗连接，单次更贵，却有机会减少坏片损失。于是一个反直觉的问题出现了：为什么更贵的工艺，最后可能做出更便宜的合格芯片？

要回答它，得依次过三关：堆叠为什么增加制造风险？更贵的工艺什么时候反而更划算？哪些证据能证明一项新技术，已经从工程突破走到了商业回报？

一、芯片堆得越高，赚钱越难

先看一个场景。要把两颗芯片叠成一颗更强的芯片，第一颗的合格率是 95%，第二颗也是 95%。两颗的好坏彼此独立，那么叠完之后同时合格的概率，不是 95%，而是 95%×95%=90.25%。

这就是 3D 集成的第一道坎：单层看着都不错，叠起来之后，良率会被一层层磨掉。真实生产比这更复杂——层数每加一层，除了自身制造，还要与其他层对准、连接、测试，最后扛住几年的使用。每多一道环节，就多乘一次小于一的数。

芯片之间连线的密集程度（业内叫间距）当然重要，越密性能越强，但它不代表量产能力。负责封装业务的 Amkor 副总裁 Mike Kelly 今年给过一个行业口径：眼下具备商业可行性的最小间距大约是 6 微米，路线图上画的 1 微米，短期内难以成为普遍的量产选择。台积电的路径与此吻合——据行业报道对其技术活动资料的整理，其键合间距从 2023 年的约 9 微米，走到了 2025 年的约 6 微米。更远的 4.5 微米排在 2029 年前后——那是规划目标，不是已经发生的现实。

良率是乘法，不是加法

到这里，第一关的答案是：堆叠的风险不在某一层做没做好，而在所有层、所有工序要一起做好。下一关的问题随之而来：既然这么难，为什么还有人愿意付钱？

二、更贵的工序，算出更便宜的芯片

把芯片叠起来，主流做法有两种，代表两种生产策略。

第一种，整片晶圆直接对接：两片晶圆对准后一次键合，效率高。代价是，上层某个位置是坏芯片、下层对应位置是好芯片，这一对位置照样报废——缺陷会共同侵蚀最终产出。这是晶圆对晶圆键合，简称 W2W。

第二种，先挑出好芯片，再逐颗堆叠：先把裸片测一遍，只把确认合格的贴上去。这叫芯片对晶圆键合，简称 D2W。好处是坏片进不了堆叠，代价是逐颗处理更慢、对设备精度要求更高。

两种做法没有绝对的先进落后：一种重视整片效率，一种重视进入堆叠环节的芯片质量。哪种更划算，取决于省下的坏片损失，能否覆盖多出来的工艺成本。

我用一组演示参数把账算完。先给答案：在这组假设下，逐颗挑选良品的路线虽然单次工序更贵，每颗合格堆叠芯片的成本反而更低——整片路线约 107.97 美元，逐颗路线约 98.98 美元，低 8.3% 左右（相对整片路线的成本）。

再看计算，供复核。模型的输入按行业常规假设：两片晶圆制造成本 2 万和 1.5 万美元，每片晶圆可以放 600 颗芯片；两层裸片良率各 85%；键合一次通过率 98%，后续工序合格率 99%；整片路线每对晶圆键合 2000 美元，先挑后贴每次 8 美元。

整片对整片的路，从起点位置算产出：0.85×0.85×0.98×0.99，约 70.1%——上下两层任何一颗是坏的，这个位置就废了。先挑后贴的路，坏片在筛选那道门就被拦下了，从未进入堆叠，所以堆叠环节只需要再过键合和后续两道门：0.85×0.98×0.99，约 82.5%。同口径一比，先挑后贴仍高出十多个百分点。顺带说一个只对内行有意义的口径：已经进入键合的好片子，键合之后还能剩 97%——这个 97% 和前面的 70.1% 分母不同，不能放在一起比大小。

最后是临界值：其他参数不变，逐颗路线的单次贴装键合成本涨到约 16.72 美元时，两条路线打平。这个数字只对这组假设成立，参数一变就要重算；它值得盯，是因为它把「先挑良品值多少钱」变成了可跟踪的量。需要说明，整套数字是演示假设，不对应任何厂商的实际成本。

两条键合路线的成本账

算账时假设的「键合通过率」，在真实产线上不是键合机一家说了算。这正是接下来要回答的问题：哪些环节，决定这条链能不能稳定运转。

三、真正的瓶颈，不在键合机上

10 月 1 日，应用材料与 Besi 宣布扩大合作，范围从芯片对晶圆混合键合，扩展到逻辑与存储集成、光子学，以及更多键合平台与互连架构。两家从 2020 年新加坡的联合开发中心走到今天，产出了应用材料所称的业界首套集成式芯片对晶圆键合系统。混合键合，就是前文两种做法共同的那一步——不靠焊点，把磨到极平的两片芯片直接贴合连接。这次扩大是工艺协同加深的证据——不是排他绑定，也推不出收入已经搬家。

把混合键合的工艺链摊开，是五个环节的接力：清洗与表面处理，去掉颗粒和污染物——微小污染就能破坏界面连接；平坦化与表面控制，让待贴合表面达到平整要求——表面不合格，对准再准也没有用；精密对准与贴装，让上下芯片正确对应——偏差直接造成连接失效。

剩下两道在贴合的前后：键合与退火，让界面形成可靠连接——决定缺陷多少；检测、量测与反馈，尽早发现缺陷并送回前道——决定良率能否持续稳定。

键合机只是其中一环。对失效机理的研究也指向流程：一颗纳米级的颗粒就能隔开大片本该贴合的界面，单台键合机精度再高，补不回前序表面和平坦化的波动。

混合键合工艺链：机会不只在一台键合机

沿着这条链看，产业机会的问题就拆成了三个，且不能混为一谈：哪个环节的技术要求提升最快？哪个环节最难被替代？哪家公司的相关业务已经产生收入，而不只是技术布局？按公开方向，应用材料覆盖工艺平台，Besi 做精密贴装与键合，EVG、SUSS MicroTec 在晶圆键合方向，ASMPT 在组装与热压键合方向，KLA、Onto Innovation 在检测量测方向，拓荆科技已布局混合键合与配套量检测设备。技术要求提升不等于利润到手，产品难替代也不等于议价能力强——已经布局，更不等于已有规模订单。三个间隔摆在这里，「利润已经迁移」这句话因此下不得。

四、逻辑先走，存储在等

第三章那五个环节，决定能不能稳定量产；而要不要导入，产品还要再过一道收益关。同一套工艺能力，放到不同产品上，值不值得，由额外成本和额外收益的比较决定。

逻辑芯片这边，收益更容易覆盖成本。以 AMD 的 3D V-Cache 为例，自 2022 年量产至今约四年：在处理器旁边叠一层缓存，能减少数据去远端内存的次数，特定工作负载下的性能收益，撑得起更复杂的制造成本。台积电的 SoIC（系统级集成）叠片工艺，产能与客户在持续扩大，英特尔 Foveros Direct 也已出现在服务器芯片的报道中。

存储芯片这边，旧工艺还能满足需求。HBM（高带宽内存）本身已经靠多层堆叠实现了高带宽；HBM4 的封装高度上限，据行业媒体报道已从约 720 微米提高到 775 微米。多出来的余量，给 12 层、16 层设计继续沿用微凸点——传统的小锡球焊点——留出了空间；TrendForce 7 月的报道则称，三星与 SK 海力士对混合键合的导入节奏存在差异，16 层的 HBM4E 或更后面的代际可能是较早的窗口。标准的精确条文与生效时间，我尚未核到一手文件，此处只按报道口径陈述。

把存储侧的案例接回前面算出的那个临界值：老工艺仍满足高度、良率与成本要求时，新工艺必须证明多出来的键合成本，能换回足够的层数、带宽或功耗收益。热是同一类约束——一项针对 7 纳米处理器的仿真研究（发表于 IEEE ECTC 2020）算过：不考虑热约束的堆叠，最高结温会比平铺方案高出约 12°C；把逻辑与存储分层摆放后，增幅收窄到约 6°C。这是特定结构与仿真条件下的结果，但它解释了两条产品线的分工：缓存层几乎不发热，垫在下面不占热预算，所以「逻辑叠缓存」先行量产；把发热大的逻辑芯片直接叠在另一颗发热大的逻辑芯片上，热量叠着热量，至今只出现在液冷的数据中心里。华为被报道的 300 W/cm² 散热指标属于报道披露值，测试结构、边界条件与可扩展性仍待核实。

标准每放宽一寸，旧工艺的寿命就延长一程；成本不打平，导入就难以发生。

逻辑先走，存储在等：导入节奏双时间轴

五、判断新技术，看证据走到哪一层

前面几笔账，最终要落在一条验证链上：技术原理成立，产品结构得到确认，性能收益得到验证，制造良率与成本过关，稳定规模交付，形成可持续的商业回报。这不是每项技术必须按序走完的流程，而是一把尺子——量一项新技术离赚钱还有几步。

用这把尺子量最近的三条热点。

华为的逻辑折叠：结构层有证据，第三方拆解看到了两层堆叠；性能层有部分第三方测试，但论文披露的降幅——计算部分 41%、图形部分 58%、AI 部分 66%——均为华为 7 月更新论文的口径，需逐项说明测试条件，尚未被同条件复现；经济性层，良率与单位成本没有公开数据。结论：结构层站稳了，性能层有部分第三方测试但没有同条件复现，经济性层还是空白——按这条验证链，卡在第二层向第三层过渡的位置——不是「只证明了一层」，也不是「已经验证完毕」。

英伟达采用英特尔 Foveros 的消息：还停在结构层之前。10 月 9 日多家媒体转述的分析师报告是判断，不是订单——没有合同、没有产品型号，正式客户关系、封装版本、订单量与量产时间都待验证。

高通与华为的专利协议：高通 10 月 6 日补充声明明确，将该协议与逻辑折叠联系起来的说法不准确。一纸许可协议，到不了「技术授权」那一层。

专利、原理、结构实现、性能数据、良率成本、商业量产——是不同层级的证据，不能相互替代。

这套尺子可以带走。下次看到 CPO（光电共封装）、硅光或者任何「下一代封装」，先问一句：证据走到第几层了，缺的那一层，拿什么补。

所以 3D 集成的终局，不是谁把间距压得最低，而是谁能把性能、能效、良率、成本与交付稳定，整合成一套可复制的工程体系。

这件事不用猜，盯四个可观察的指标就够：存储标准的下一步动向与厂商公告，注意区分标准原文、媒体报道和厂商路线图；Besi 10 月 22 日的三季报，看订单、订单储备与管理层对混合键合需求的表述，客户数量以正式披露为准——第三章问的「谁先在清洗、检测这些环节赚到钱」，答案就藏在这类财报与公告里，目前公开证据还不足以下结论；华为逻辑折叠的良率、制造成本或批次稳定性，任何一项公开都是关键补充；以及第三方同条件复测，明确工作负载、频率、电压、环境温度、功耗计量方法与持续负载时间的测试，比任何转述都有力。

3D 之争，终局写在良率与成本账本上。

（本文作者为产业链研究从业者，文章内容仅供参考，不构成投资建议。文中成本模型为说明性演示假设，不代表任何企业实际成本、良率或盈利预测。）