二维半导体电荷注入难题，取得新突破

为三维堆叠二维芯片提供新路径。

一种新的半导体技术有望帮助未来AI芯片进一步缩小尺寸并降低能耗。韩国科学技术院研究团队利用一种单一材料，解决了原子级薄层半导体面临的关键难题之一——如何高效注入电荷。这项技术有望应用于下一代AI芯片和低功耗半导体器件。通过将多层超薄半导体垂直堆叠，可以在更小的芯片面积内集成更多器件，从而提升芯片集成密度和性能。

韩国科学技术院校长Choongsik Bae于9月16日宣布，由化学与生物分子工程系Joonki Suh教授领导的研究团队开发出一种基于二硒化锡（SnSe₂）的“通用范德华隧穿注入器（universal van der Waals tunneling injector）”。这种单一材料可以向两种不同类型的原子级薄层半导体沟道高效注入电荷。该研究由韩国科学技术院联合延世大学、中国北京计算科学研究中心、韩国科学技术研究院、汉阳大学、蔚山科学技术院以及三星电子共同开展。

二维半导体面临电荷注入难题

晶体管是一种能够控制电流流动的微型开关。从智能手机、电脑所使用的芯片，到先进AI处理器，几乎所有半导体芯片都包含大量晶体管。晶体管大致可以分为n型和p型两类。在n型晶体管中，“电子”负责传导电流；而在p型晶体管中，电流则由“空穴”传导。空穴是电子缺失形成的状态，可以表现为带正电的载流子。

现代半导体芯片通常将n型和p型晶体管结合，构成互补金属氧化物半导体（CMOS）电路，在实现高速运行的同时降低功耗。近年来，厚度可以小于1纳米的二维半导体逐渐成为缩小芯片尺寸、降低能耗的潜在材料。由于其原子级超薄结构，这类材料还可以进行多层垂直堆叠，在相同芯片面积内集成更多晶体管。但如何将电荷高效注入如此薄的半导体，一直是限制其性能的关键难题。传统方式通常需要直接在二维半导体表面沉积金属电极，但在制造过程中可能破坏二维材料脆弱的原子结构。同时，金属与半导体之间形成的界面还可能产生能量势垒，阻碍电子或空穴注入。

对于原子级薄层半导体而言，电荷进入器件的“入口”因此成为制约晶体管性能的重要瓶颈。更复杂的是，n型和p型沟道通常需要不同的接触条件，因此过去往往需要分别针对两种器件优化电极材料。

一种材料，同时实现两种电荷注入

为解决这一问题，研究团队选择了一种材料——二硒化锡（SnSe₂）。SnSe₂是一种由锡（Sn）和硒（Se）组成的层状半导体。与传统金属电极不同，SnSe₂与半导体沟道之间并不会形成强烈的化学键，而是通过被称为“范德华力”的弱原子间作用力实现接触。这种方式能够保护原子级薄层沟道，同时形成更加洁净、均匀的界面。更关键的是，当SnSe₂与不同类型的二维半导体结合时，可以形成不同但均有利于电荷注入的通道。

当SnSe₂与p型二硒化钨（WSe₂）结合时，两种材料形成III型，也称“破缺型（broken-gap）”能带排列，可以实现高效的带间隧穿。在这一过程中，载流子并不需要获得足够能量越过能量势垒，而是可以通过量子力学中的隧穿效应直接穿过势垒。而当SnSe₂与n型二硫化钼（MoS₂）结合时，则会形成另一种异质结。在外加栅极电场作用下，电子注入势垒会发生重新塑形并变窄，使电子能够通过隧穿效应穿过势垒。换言之，过去n型和p型晶体管通常需要分别优化电荷注入电极，而SnSe₂可以作为一种共同的注入材料，通过不同的隧穿机制适配两种不同极性的半导体沟道。

p型驱动电流提升超1000倍

实验结果显示，该技术带来了显著的性能提升。在p型WSe₂晶体管中，与传统镍（Ni）电极相比，采用SnSe₂注入器后，最大驱动电流提升超过1000倍。驱动电流是指晶体管处于导通状态时能够提供的最大电流，是衡量晶体管驱动能力的重要指标。在n型MoS₂晶体管中，SnSe₂注入器实现了陡峭开关特性，开关电流比超过10⁹，即超过10亿。这意味着器件在开启状态下能够有效传导电流，同时在关闭状态下能够大幅抑制电流。

研究团队还进一步制造了CMOS反相器。作为数字电路的基本组成单元，CMOS反相器由n型和p型晶体管共同构成。实验结果显示，该器件能够在重复输入信号下稳定运行。

为三维堆叠二维芯片提供新路径

这项研究的核心贡献在于证明了一种单一材料可以同时向两种类型的超薄半导体高效注入电荷，从而突破了传统n型和p型器件需要分别采用不同优化电极的方案。研究团队认为，随着直接生长、大面积制造和器件集成技术进一步发展，二维半导体未来有望进行多层垂直堆叠，形成三维芯片架构。这种架构可以在相同芯片面积内集成更多晶体管，同时执行更多功能，并降低整体功耗，有望为下一代AI处理器和超低功耗电子设备的发展提供新的技术路径。

Joonki Suh教授表示：“这项研究证明，单层二维半导体面临的最具挑战性的瓶颈之一——高效电荷注入——可以通过单一材料平台得到解决。”他进一步表示，随着直接生长和大面积加工技术不断进步，这一方法有望加快低功耗二维CMOS集成电路的实际应用。

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