CoWoS之后：台积电再造光芯片壁垒

CoWoS之后，台积电再造光芯片新壁垒 台积电先进封装技术发展副总经理徐国晋，是目前台积电硅光子、COUPE和CPO战略布局中最受关注的技术负责人之一。

AI算力还在狂奔，但一个越来越明显的瓶颈正在出现：芯片算得越来越快，数据却越来越难“搬”。

过去几年，英伟达、AMD、谷歌、亚马逊等厂商不断堆叠GPU、ASIC和HBM，把AI计算能力推向新高度。但当数千、数万颗AI加速器连接在一起之后，真正限制数据中心继续扩张的，已经不只是计算芯片本身，而是芯片之间的连接。

这就是所谓的“I/O墙”。

铜线正在接近物理极限，而光通信正在成为下一代AI数据中心的重要答案。也正是在这个背景下，硅光子、光芯片、CPO（共封装光学）以及光I/O，正在从过去相对小众的技术路线，迅速走向AI基础设施的核心。

而台积电，已经提前下注。

更准确地说，台积电并不是简单地“做一颗光芯片”，而是试图把自己最擅长的晶圆制造、先进制程、3D/2.5D先进封装和光子器件整合起来，打造一套完整的光电融合平台。

其中最关键的名字，就是COUPE。

01 从“电”到“光”，AI正在撞上I/O墙

理解台积电为什么押注光芯片，首先要理解AI数据中心为什么需要光。

传统服务器内部以及服务器之间的数据传输，大量依赖铜线。铜互连的优势是成熟、便宜、产业链完善，但随着信号速率不断提高，问题也越来越明显。

频率越高，铜线损耗越大；距离越远，信号衰减越严重；为了弥补损耗，还需要增加SerDes、Retimer等电路，而这些器件又会进一步增加功耗和延迟。

这意味着，AI芯片算力提升得越快，数据搬运的压力反而越大。

台积电在近期论坛中给出的一个判断非常值得关注：AI计算能力大约每两年增长3倍，但I/O性能每两年只能增长约1.4倍。

两条曲线正在逐渐分叉。

这就是AI时代越来越严重的“I/O墙”。

解决办法之一，就是从铜互连转向光互连。

光通信最大的优势在于，光信号能够以更低的能耗进行高速、长距离的数据传输，而且可以利用不同波长承载多路数据，也就是WDM（波分复用）。

简单来说，传统铜线是在“用电搬数据”，而硅光子则是在“用光搬数据”。

对于需要数千甚至数万颗GPU协同工作的AI数据中心来说，这个变化可能是基础设施层面的革命。

02 什么是光芯片？硅光子又是什么？

很多人第一次听到“光芯片”，容易把它理解成一种和CPU、GPU类似的计算芯片。

其实并不是。

光芯片更核心的任务，是对光信号进行产生、调制、传输、耦合和探测。

其中，硅光子是目前产业关注度非常高的一条技术路线。

所谓硅光子，可以简单理解为：利用半导体工艺在硅基材料上制造光波导、调制器、耦合器、光探测器等光子器件，让原本属于光通信领域的器件，也能够借鉴集成电路的晶圆制造方式进行规模化生产。

这件事情为什么重要？

因为传统光器件很多依赖分立器件、精密组装和人工校准，而硅光子试图把越来越多的光学功能搬进晶圆。

这就让半导体制造企业拥有了一个巨大的优势。

晶圆厂擅长什么？

就是在一块300毫米晶圆上，同时制造数以亿计、甚至更多的微小结构，并通过严格的工艺控制，把良率和一致性做上去。

而硅光子恰好也越来越需要这种能力。

所以，硅光子真正吸引台积电的地方，并不是“光”本身，而是光子器件正在越来越像一门半导体制造技术。

03 台积电真正押注的，不只是一颗光芯片

台积电的光子布局，可以从COUPE看得最清楚。

COUPE全称Compact Universal Photonics Engine，即紧凑型通用光子引擎。

其核心思路，是把电子集成电路EIC与光子集成电路PIC进行高度集成，再利用先进封装把光、电、芯片和光纤连接起来。

简单理解：

以前是“芯片在芯片里，光模块在机箱外”。

未来则可能变成“光引擎就在计算芯片旁边，甚至直接进入计算芯片封装”。

这也是CPO和光I/O的重要发展方向。

台积电的优势就在这里开始显现。

它不仅拥有成熟的晶圆制造平台，同时拥有SoIC、CoWoS等先进封装技术。

如果把传统光通信产业链拆开来看，通常需要芯片设计、晶圆制造、光器件、封装、光模块、光纤和测试等多个环节。

而台积电正在做的事情，是把其中最关键的“芯片制造+先进封装+光电集成”几块拼起来。

这比单纯做一颗光芯片的意义更大。

04 COUPE：把电子芯片和光子芯片“贴”在一起

COUPE的一个关键技术基础，就是台积电的SoIC。

SoIC可以理解为一种先进的3D晶圆级封装技术，通过混合键合等方式，把不同芯片或晶圆进行高密度垂直互连。

在COUPE架构中，EIC和PIC不再需要通过很长的传统电连接进行信号传输，而是可以利用高密度键合实现更加紧密的光电集成。

其中，PIC负责处理光信号，EIC则负责高速电子信号处理。

这其实体现了未来芯片产业的一个重要趋势：

电子负责计算，光负责通信。

两者不再是彼此独立的系统，而是逐渐被封装进同一个平台。

台积电还在COUPE中布局光栅耦合器和边缘耦合器两种技术路线。

光栅耦合器可以通过垂直方向实现光信号耦合；边缘耦合则更加接近光波导端面进行连接。

不同耦合方式对应不同的封装需求，也直接影响光损耗、尺寸、可靠性和制造难度。

这也是为什么光芯片最终拼的不只是器件性能，而是整个制造和封装体系。

05 台积电为什么特别适合做硅光子？

如果只看光芯片本身，台积电未必是最早进入这一领域的企业。

但如果把问题换成：

“谁最有能力把光芯片大规模制造出来，并且与先进计算芯片封装在一起？”

答案就完全不同了。

这正是台积电的核心竞争力。

一方面，台积电拥有成熟的晶圆制造体系，可以把硅光子器件纳入晶圆级制造流程。

另一方面，台积电拥有全球领先的先进封装能力。

CoWoS解决的是高性能计算芯片与HBM等器件之间的大规模互连问题；SoIC则进一步向3D异质集成发展。

而COUPE要解决的，则是计算芯片与光互连之间的集成问题。

三者如果进一步结合，就可能形成一条新的技术路径：

先进制程制造计算芯片，硅光子制造光子芯片，SoIC实现高密度芯片连接，CoWoS完成大规模2.5D系统集成，最终形成光电融合的AI计算平台。

这也是台积电最大的想象空间。

它卖的已经不只是“晶圆”。

而是从芯片制造一直延伸到系统级集成。

06 从200G微环调制器，到12.8Tbps光引擎

在硅光子系统中，调制器是非常关键的器件。

它负责把电子信号转换成光信号可以表达的信息。

目前常见的调制器包括MZM（马赫-曾德尔调制器）和MRM（微环调制器）。

MZM在高速、高性能场景具有优势，但尺寸相对较大；MRM则更加紧凑，可以在有限面积内实现较高的集成密度。

台积电已经将微环调制器纳入COUPE路线。

其目标也非常明确：不断提高单Lane速率，同时增加Lane数量和WDM波长数量。

这里实际上存在两种路线。

第一种是“Fast and Narrow”。

也就是不断提高单Lane速度，例如从200Gbps向400Gbps甚至更高速度发展。

第二种则是“Slow and Wide”。

不一味追求单Lane的极限速度，而是通过增加波长数量实现整体带宽提升。

例如利用WDM，把一个波长扩展到4个、8个、16个甚至更多波长。

这两条路线最终都指向同一个目标：

让光I/O拥有越来越高的带宽密度。

台积电给出的路线图已经从早期的1.6Tbps光引擎，逐渐向6.4Tbps、12.8Tbps甚至更高带宽发展。

而光引擎距离XPU越来越近，也意味着光通信正在从“机柜之间”逐渐走向“芯片之间”。

07 CPO只是中间站，光I/O才是终点

CPO，也就是共封装光学，是当前硅光子产业最受关注的方向之一。

传统服务器中，光模块通常位于交换机或者服务器的外部，芯片通过PCB和铜走线连接到光模块。

问题在于，随着速率不断提高，芯片到光模块之间的电连接距离越来越成为瓶颈。

CPO的思路就是把光引擎直接放到交换芯片旁边，与交换ASIC进行共同封装。

这样做最大的好处，就是缩短高速电信号的距离。

距离越短，损耗越低，功耗也越低。

台积电预计，随着光引擎进一步从封装基板移动到中介层，最终进入计算芯片封装内部，光I/O将成为更重要的技术方向。

这意味着未来的数据中心可能发生一个非常重要的变化：

现在是“GPU—铜线—光模块—光纤”。

未来可能变成：

“GPU—光I/O—光纤”。

光不再是计算芯片外面的通信模块，而成为芯片本身的I/O接口。

这才是台积电布局COUPE真正值得关注的地方。

08 从PCB上的COUPE，到光学中介层

按照台积电目前披露的路线，COUPE大致可以理解为三个阶段。

第一阶段，是PCB上的COUPE。

这一阶段仍然保留传统可插拔光模块形态，但通过SoIC-X将EIC和PIC进行更高密度的集成，目标带宽约为1.6Tbps。

第二阶段，是基板式COUPE。

光引擎开始进入交换机系统内部，与CoWoS等先进封装技术结合，并与网络交换ASIC进行共同封装，整体带宽目标进一步提升至6.4Tbps。

第三阶段，则是COUPE on Interposer。

光引擎进一步进入处理器封装，通过光学中介层实现更近距离的光互连，目标带宽达到12.8Tbps。

这三个阶段背后其实是一条非常清晰的路线：

光模块离芯片越来越近。

从PCB，到封装基板，再到中介层，最终可能直接进入计算芯片封装。

而这恰恰是台积电最擅长的领域。

因为从芯片制造到先进封装，本身就是台积电过去十多年不断建立起来的技术壁垒。

09 台积电真正的护城河：制造+封装+PDK

光芯片产业还有一个容易被忽视的问题：制造难。

光子器件不像普通数字逻辑电路，只要晶体管尺寸控制准确就可以。

波导宽度、刻蚀深度、侧壁粗糙度、材料特性、耦合精度、对准误差等，都会影响最终的光损耗。

台积电在相关研究中也对300毫米晶圆进行了大量光学测试，并将实测结果与模型和仿真进行比对。

这说明硅光子最终依然绕不开一个半导体行业最熟悉的问题：

工艺控制。

一旦进入晶圆级制造，光芯片也必须面对良率、缺陷、尺寸偏差和工艺一致性。

而这正是台积电几十年来积累的能力。

与此同时，台积电还在建设完整的光子PDK。

PDK可以简单理解为芯片设计者使用的“设计工具箱”。

其中包括波导、弯曲结构、耦合器、调制器、光探测器等关键器件模型。

有了成熟PDK，客户才能更容易进行光子集成电路设计，并把设计真正交给晶圆厂制造。

这意味着台积电正在尝试建立的不只是一个COUPE产品，而是一整套硅光子制造生态。

10 但光芯片真正的难题，还在产业链

台积电已经把芯片制造和先进封装这两块拼图放到了桌面上，但光互连真正走向大规模商用，还有不少难题。

激光器就是其中之一。

硅本身并不擅长发光，因此硅光子系统通常还需要外部激光光源或者其他材料体系的光源器件。

除此之外，还有光纤、连接器、耦合、测试等环节。

尤其当光引擎越来越靠近计算芯片之后，整个系统对封装精度、热管理、可靠性和测试能力提出了更高要求。

因此，光芯片并不是台积电一家企业就能完成的产业。

它需要晶圆厂、光芯片厂商、激光器厂商、光纤企业、连接器企业、封装测试厂以及AI芯片厂商共同推进。

这也是为什么CPO至今仍处于产业快速演进阶段。

谁能够率先解决“芯片能做出来、封装能装进去、光能稳定传输、系统能够量产”这几个问题，谁才真正有机会吃到下一代光互连市场的大蛋糕。

结语：台积电押注的，是AI时代的下一条“高速公路”

过去几十年，半导体产业最核心的问题是：

如何让晶体管越来越小，让芯片越来越快。

而进入AI时代之后，另一个问题越来越重要：

芯片之间，如何把数据更快、更低功耗地搬过去？

这也是光芯片、硅光子、CPO和光I/O突然走红的根本原因。

从COUPE，到CoWoS，再到SoIC，台积电正在尝试把自己的先进制程和先进封装能力进一步延伸到光通信领域。

未来的AI数据中心，很可能不再只是“GPU堆得有多多”的竞争，而是计算、存储、网络和光互连的系统级竞争。

铜线解决了过去几十年的数据传输问题。

但面对下一代万卡、十万卡AI集群，光可能才是新的高速公路。

而台积电想做的，是把这条高速公路直接修到GPU旁边，甚至修进芯片封装里面。

这或许才是台积电押注光芯片最值得关注的地方。