外媒：本该被排除在先进节点之外的麒麟芯片，依靠国产工艺卖出上亿颗，逻辑折叠技术也达到预期

前沿导读

据国际科技媒体Wccftech发文指出，自2023年8月华为发布麒麟9000S芯片以来，一直备受惊讶。即便西方切断了先进制造产业链，但华为仍设法通过现有的国产供应链制造芯片。不过受限于ASML EUV设备的禁运，华为实际上被排除在5nm及以下节点上开发手机SoC。

针对这个情况，华为推出了逻辑折叠技术，通过混合键合连接两层芯片，这将会成为华为未来的标准。 并且华为高管徐松余表示，自麒麟9000S回归以来，搭载麒麟芯片的产品发货量突破亿台，逻辑折叠技术的2027款麒麟芯片经测试也符合预期。

绕过EUV

事实证明，西方对华为启动的制裁限制并未打垮华为，反而还让华为与国产供应链技术抱团取暖，成功实现了麒麟9000S芯片的规模化量产。

但是这远远不够，华为也并没有停下技术研发的脚步。不过EUV设备的禁运，确实将华为挡在了5nm以下手机SoC的门外，也让华为的麒麟芯片与苹果、高通的芯片差距进一步拉大。

在这个约束下，华为对外做出的回应是不完全盯着先进制程这个技术路线，而是把发展方向从芯片的曝光精度，转移到封装与设计的交界地带，也就是后来的逻辑折叠技术（Logic Folding）。

据华为半导体业务负责人徐松余在麒麟9050系列技术沟通会上表示，上一次的技术沟通会还是2020年的麒麟9000芯片，麒麟在过去6年内经历了很多，从2023年发布mate60系列机型和麒麟9000S芯片以来，基于麒麟芯片的手机发货量已经过亿，充分验证了国产制造工艺的可靠性和规模化能力。

麒麟9000S初步跑通了国产7nm工艺，麒麟9010、9020是架构大升级工艺小升级，麒麟9030 Pro是在架构大升级的基础上，制造工艺也做了比较大的提升，这是全产业链共同努力的大成之作。

相比平面电路结构的麒麟9030 Pro，逻辑折叠的麒麟9050 Pro在设计阶段就把同一个模块内部的逻辑拆解到标准单元层级，然后再把不同的逻辑单元分布到垂直堆叠的多层晶圆上，用铜对铜混合键合在垂直方向直接打通关键路径。

“折叠”所针对的角色，并不是已经设计好的裸片，而是尚未成型的电路本身，这与传统的3D堆叠技术存在本质区别。

传统意义上的3D堆叠，像是将DRAM裸片贴到逻辑裸片上，这属于模块级或芯粒级的粗粒度集成，两层之间的连接靠的是TSV（硅通孔）和微凸块，互连密度停留在每平方毫米数千到数万个量级。

而逻辑折叠则是更加激进，麒麟9050系列采用约1.5微米的键合间距，单颗芯片拥有超过5000万个混合键合点，有效信号互连超过500万个，晶体管密度从上一代的约1.55亿个每平方毫米提升到约2.38亿个每平方毫米，增幅53.5%。

如果只看键合间距这一个数字，华为的进度确实显得突出。

台积电SoIC封装技术的量产键合间距在6微米附近，英特尔Foveros Direct封装技术的量产间距为9微米。

不过需要冷静看待的是，混合键合的间距绝对值并不是衡量一条技术路线成熟度的唯一指标。

台积电和英特尔面对的是高性能计算与数据中心市场，可以在更大的芯片面积和更充裕的功耗预算下推进混合键合技术。

而手机SoC对面积、散热和续航的约束要苛刻得多，华为可以将1.5微米的间距用在手机SoC上面并实现量产，这说明麒麟芯片在工艺控制上确实跨过了一道技术难题。

不过这同时也意味着，逻辑折叠的麒麟芯片必须在同样的功耗包络内，消化两层有源硅片叠加带来的热密度上升。

解决问题

积热情况几乎是所有3D半导体技术都无法回避的问题，也是此前行业内对逻辑折叠技术散热问题的质疑所在。

两层硅片垂直贴合后，下层产生的热量必须穿过上层才能导出，手机芯片没有风扇，热流路径的恶化可能迫使芯片在持续负载下降频，从而抵消纸面带来的性能收益。

AMD的初代X3D技术就是因为将额外缓存单元叠加在计算单元上方，影响了计算单元的散热，导致积热问题明显。于是在第二代的X3D技术上，AMD将缓存单元叠加在计算单元下方，让计算单元可以直接接触外部散热系统，散热效率提升，CPU也支持更稳定的性能输出。

而逻辑折叠却给出了另一个答案，折叠设计在制造热问题的同时，也在削弱热问题的根源。

关键走线缩短后，时钟缓冲器数量可以减少56%，同等性能下NPU、GPU、CPU大核的功耗较上一代分别下降66%、45%和41%。

同时在设计上采用选择性折叠和“热感知布局”，让高功耗电路在垂直方向上错开，避免热点重叠。功耗下降本身就是在减少发热，而热感知布局是在空间上分散热流。

据徐松余在沟通会上表示，逻辑折叠最开始工具也没有，流程也没有，方法也没有，纯靠团队在过去4年时间内不断摸索测试，PDK、EDA流程、设计方案全部从零构建。

麒麟9050系列能够成功量产，这本身就意味着从电路设计到键合工艺，再到最终的量产制造，整个产业链已经跑通了一次。

2027款的第二代逻辑折叠芯片也已经完成设计并经过了测试，测试结果符合预期，这意味着逻辑折叠技术具备持续迭代的节奏性。

不过现阶段逻辑折叠的制造工艺复杂、成本较高，只能搭载到高附加值的手机产品上形成差异化。

混合键合对表面平整度、颗粒污染和铜扩散控制的要求很高，1.5微米间距下的对准精度容错空间也很狭窄。华为官方没有公开更多的信息，只是对外表示新款芯片“符合预期”，这在当前阶段是可以理解的措辞，但也是外界评估这条路线经济性时无法绕过的变量。

把逻辑折叠放在更大的产业图景里看，它真正的意义或许不在于“绕过EUV提升芯片性能”这个概念。

几何缩微的逻辑是用更短的光波长画出更小的晶体管，从而在同样的面积里塞进更多器件、用更短的开关路径降低能耗。

逻辑折叠的重点是不改变晶体管的物理尺寸，它改变的是晶体管之间的空间关系。把原本在平面上相距数百微米甚至毫米的电路单元，搬到垂直方向上只隔一两微米的对面。

信号路径变短，信息延迟和整体功耗也会得到优化。华为将这条思路概括为“时间缩微”替代“几何缩微”，在制造端被卡住的时候，设计端和封装端仍然有可以挖掘的物理空间。

麒麟芯片回归3年累计发货过亿台，说明华为已经用实际出货证明了自己在受限条件下的产品迭代能力。逻辑折叠要回答的下一个问题，已经不是“能不能做出来”，而是“能不能在后续的产品上，用更合适的成本和产能做出来”。