纵览网丨小米3纳米芯片大规模量产，未来该如何突破1纳米

最近，雷军官宣，小米自研的3纳米SoC芯片“玄戒O1”，已经开始大规模制造。据悉，玄戒O1芯片的设计架构，与苹果A18 pro芯片基本相同。在华为昇腾系列AI芯片遭遇中美贸易战冲击，特朗普政府全球禁运3nm及以下制程设备的背景下，虽然玄戒O1仍由台积电代工。但是，通过设计和第三方代工芯片，中国也能借此获得3nm芯片设计研发相关经验。而相比前代骁龙8，SoC芯片玄戒O1性能最高提升21%，功耗也有明显降低，未来投入使用后，能够大幅提升搭载设备的AI计算能力，并提供更持久的续航。尽管在美国贸易禁令下，小米SoC芯片玄戒O1最终命运仍然前途未卜，然而在冲刺摩尔极限的最后3纳米，中国人还是留下了不可磨灭的印迹。

在半导体行业，关于芯片制造，有一个至关重要的分水岭，那就是3nm。因为，当芯片制造迈入7nm阶段，由于芯片制程的微缩，晶体管距离和尺寸的缩短，散热问题就已经变得非常严峻。得益于均热片和液冷技术的进步，5nm乃至3nm的芯片制程才变得可能。但是3nm芯片的日常使用，目前仍不理想。以使用3nm芯片的苹果iPhone16为例，特定使用场景下手持使用温度高达51度，5分钟足以导致烫伤。而当芯片制程进入2nm阶段后，不仅散热问题变得更加严峻，量子隧穿导致的漏电和电阻增加，也会开始涌现。举个例子，在经典物理理论中，人类永远不可能凭空穿过一面墙，电子也应该沿着设计好的电路游走，但随着我们视角进入微观领域。

研究表明，当芯片制造进入10nm阶段，某些电子就会凭空获得更高的能量，导致其意外穿过“墙壁”发生漏电。而随着芯片制造愈发逼近原子级别，量子隧穿发生的概率，也开始呈指数级增加。其对芯片性能的直观影响，就是功耗的极大增长，良品率跌到70%甚至60%。就拿台积电的2nm芯片项目来说，量子隧穿导致的栅极泄漏电流现象，比5nm芯片增加了300%。这意味着为了抵消漏电带来的能量损耗，搭载更高精度芯片的设备，也需要更大的电源。

但耗电量增加的好处是什么？性能相比3nm增加仅10%至15%。芯片结构和制造工艺，却开始愈发复杂，从GAA（环绕栅极），再到CFET（互补场效应晶体管）方案，提升1纳米的生产成本增加近50%。IBM和三星，也曾提出垂直堆叠晶体管的VTFET方案，号称能降低85%功耗，性能提升2倍，但新芯片的量产遥遥无期，至今仍是一张空头支票。

而且，高精度芯片的加工，远不止量子隧穿导致的漏电耗电问题。由于现有芯片制造工艺，始终无法达到原子级的平整。因此，在高精度芯片的日常使用中，超微型晶体管内部原子级的“沟壑”，会导致流经的电子被卡住。这种效应被称为电荷俘获，其结果会导致晶体管发生变形，乃至性能降低，甚至结构崩溃。2nm对比5nm，电荷俘获导致的芯片结构老化，加快了2.5倍。换言之，未来使用高精度芯片的诸如手机和其他电子设备，可能2到3年，就会因为普遍的电荷俘获，提前出现卡顿现象。如果设备使用4到5年，则很有可能出现大规模硬件崩溃状况。我国启动的二维半导体材料项目，试图用单层原子厚度的材料绕过限制，不仅能进一步提升芯片性能，突破2nm乃至1nm上限，也能有效解决电荷俘获问题，但该技术，距离商业化最快也要5年。

3nm迈进2nm尚且如此，更不要说1nm芯片。1nm芯片将真正逼近原子尺度，挑战摩尔定律极限。量子隧穿效应将成为常态，高密度的晶体结构，电荷俘获导致的寿命降低，将会史无前例的严重。不过永远不要小看人类的智慧，2nm芯片虽然面临较大挑战，但基本问题已经能够克服，台积电和三星等厂商，都在按部就班的推进2nm项目。至于1nm芯片看上去似乎是天堑。

不过，远期来看，二维材料就是一条行之有效的道路。从当下出发，通过纵向芯片堆叠的方式，人类也有方法在相同面积下，实现巨大性能跃升的可能。此外，还有另辟蹊径的光子芯片以及量子芯片。今年3月，我国设计的硅光集成高阶模式复用器芯片，已经可以实现每秒38Tb的数据传输速度，性能相比传统芯片，简直是降维打击。还有我国成都一家实验室设计的氮化镓量子光源芯片，也将在明年，进行技术验证。所以，摩尔定律还未失效，在新的道路上，人类芯片制造迟早会迎来新的爆发，迈入1纳米乃至光子量子芯片时代。